KR100667912B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 특히, 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 형성하고 고온 건식 산화시켜 트렌치 상부 및 하부 모서리 라운딩시키는 단계와, 상기 트렌치에 갭필 산화막하여 매립하여 소자분리막을 형성하는 단계와, 상기 소자분리막이 형성된 기판을 질소 분위기에서 제1 열처리하는 단계와, 상기 제1 열처리된 기판을 냉각시키는 단계와, 상기 냉각된 기판의 활성 영역 내에 불순물 이온을 주입하는 단계 및 상기 불순물 이온이 주입된 기판을 제2 열처리하여 활성화시키는 단계를 포함하는 반도체 소자의 소자분리막 제조방법에 관한 것이다.
소자분리막, STI, 이온주입, 스트레스, 디스로케이션(dislocation)
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 실리콘 기판 20 : 패드 산화막
30 : 패드 질화막 40 : 트렌치
50 : 갭필산화막 60 : 소자분리막
70 : 포인트 디펙트
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하 게는 소자분리막이 형성된 기판 내에 각종 이온 주입 공정시, 발생된 포인트 디펙트로 인해 소자분리막 하부 모서리에 디스로케이션(dislocation) 현상이 발생하는 것을 방지하는 반도체 소자의 소자분리막 제조방법에 관한 것이다.
일반적으로, 실리콘 기판 상에 트랜지스터와 커패시터 등을 형성하기 위하여 실리콘 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리막을 형성하게 된다.
그런데, 상기 소자분리막을 형성하는 공정에 있어서는, 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 산화막을 증착시킨 후, 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각함으로써, 소자분리막 실리콘 기판 내에 형성시키는 STI(Shallow Trench Isolation) 공정이 최근에 많이 이용되고 있다.
그러나, 상기 STI 공정을 이용하게 되면 트렌치 형성 시, 트렌치의 상부와 하부 모서리가 날카롭게 형성되어 모서리 스트레스가 발생되는 문제가 있다. 또한, 상기 모서리 스트레스는 소자분리막을 형성하기 위한 이온주입 공정과 열 공정에 의한 스트레스 등에 의해 더욱 커지게 되며, 결국에는 스트레스에 기인된 디스로케이션이 모서리에 발생하는 문제가 있다.
그러면, 이하 도 1a 내지 도 1d를 참조하여 상기와 같은 종래 기술에 따른 문제점을 보다 상세하게 설명한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10)을 선택적으로 건식식각해서 기판(10) 내에 소정 깊이를 가지는 트렌치(40)를 형성한다. 이때, 상기 트렌치(40)의 하부 모서리가 "A"와 같이 날카롭게 형성되며, 그에 따라, 하부 모서리에 스트레스가 발생한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 트렌치(40)에 HLD 또는 TEOS 등과 같은 갭필 산화물을 매립하여 소자분리막(60)을 형성한다. 그러나, 이때, 상기 트렌치(40)의 하부 모서리에는 기존의 날카롭게 형상으로 인한 스트레스와 갭필 산화물에 의한 스트레스가 중합되어 도 1b의 점선으로 나타낸 바와 같이, 소자분리막(60)의 하부 모서리로 스트레스가 더욱 집중되는 문제가 있었다.
이어서, 도 1c에 도시한 바와 같이, 상기 소자분리막(60)이 형성된 기판(10) 내에 웰(well) 형성용 이온과 문턱전압 조절용 이온 및 펀치쓰루(punch through) 현상 억제용 이온을 주입한다. 그러나, 상기 웰(well) 형성용 이온과 문턱전압 조절용 이온 및 펀치쓰루(punch through) 현상 억제용 이온인 비소(As) 또는 인(P)의 이온 주입에 의해 상기 기판(10) 내에는 포인트 디펙트(70)가 발생한다.
한편, 이러한 포인트 디펙트(70)은 상기 주입된 이온을 활성화 시키기 위한 열공정을 진행하게 되면, 도 1d에 도시한 바와 같이, 포인트 디펙트(70)가 스트레스가 집중된 소자분리막(60)의 하부 모서리로 흘러내려 하부 모서리에 클러스터(cluster) 형태의 디스로케이션(dislocation)을 유발한다.
그러나, 상기와 같이, 상기 소자분리막의 하부 모서리에 클러스터 형태의 트렌치 디스로케이션이 유발되면, 소자의 특성 및 신뢰성이 떨어지는 문제가 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 소자분리막 하부 모서리의 스트레스를 완화시켜, 소자분리막이 형성된 실리콘 기판에 주입된 각종 이온을 활성시키기 위한 열공정을 진행 할때, 이온 주입 공정으로 인해 발생한 포인트 디펙트로 인해 소자분리막의 하부 모서리에 디스로케이션이 발생하는 것을 방지하는 반도체 소자의 소자분리막 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 형성하고 고온 건식 산화시켜 트렌치 상부 및 하부 모서리 라운딩시키는 단계와, 상기 트렌치에 갭필 산화막하여 매립하여 소자분리막을 형성하는 단계와, 상기 소자분리막이 형성된 기판을 질소 분위기에서 제1 열처리하는 단계와, 상기 제1 열처리된 기판을 냉각시키는 단계와, 상기 냉각된 기판의 활성 영역 내에 불순물 이온을 주입하는 단계 및 상기 불순물 이온이 주입된 기판을 제2 열처리하여 활성화시키는 단계를 포함하는 반도체 소자의 소자분리막 제조방법을 제공한다.
또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 제1 열처리 공정은 상기 소자분리막이 형성된 기판을 600℃~700℃의 질소 분위기 퍼니스 내에서 8분 내지 12분 동안 열처리하는 것이 바람직하다.
또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 제1 열처리된 기판을 냉각시키는 단계는 상기 제1 열처리된 기판을 600℃ 내지 700℃의 퍼니 스 내에서 퍼니스의 온도를 600℃ 이하로 낮추어 냉각하는 것이 바람직하다.
즉, 상기 본 발명에 따른 소자분리막 제조방법에 의하면, 상기 소자분리막이 형성된 실리콘 기판을 질소 분위기에서 제1 열처리한 후, 바로 냉각 시킴으로써, 날카롭게 형성된 소자분리막 하부 모서리의 스트레스를 완화시킨다. 이와 같이, 소자분리막 하부 모서리의 스트레스가 완화된 상태에서, 각종 이온을 주입한 다음, 이를 활성화하기 위한 제2 열처리 공정을 진행하게 되면, 각종 이온 주입시, 발생한 포인트 디펙트가 컬링(curing)되거나, 아웃-디퓨젼(out-diffusion)되어 소자분리막 하부 모서리에 디스로케이션(dislocation) 현상이 발생하는 것을 방지하게 된다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체소자의 소자분리막 제조방법에 대하여 도 2a 내지 도 2g를 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 형성한다.
그리고, 상기 패드 질화막(30) 상부에 감광물질을 도포한 다음 노광 및 현상 공정을 진행하여 트렌치 형성영역이 정의되도록 감광막(도시하지 않음)을 패터닝한다. 이때, 상기 패드 산화막(20)은 약 100Å 정도의 두께로 증착하여 실리콘 기판(10)과 패드 질화막(30)의 스트레스를 완화시키는 역할 및 후속 패드 질화막(30) 제거 시, 식각정지막 역할을 한다. 또한, 상기 패드 질화막(30)은 약 1000Å 두께로 증착하여 후속 트렌치 식각공정에서 식각 마스크로 사용할 수 있으며, 혹은 후속 화학기계적연마(CMP) 공정에서 식각정지막으로 사용할 수 있다.
이어서, 상기 패터닝된 감광막(도시하지 않음)을 식각마스크로 하여 패드 질화막(30)과 패드 산화막(20) 및 실리콘 기판(10)을 순차적으로 식각하여 실리콘 기판(10) 내에 소정 깊이를 가지는 트렌치(40)를 형성한다. 이때, 상기 트렌치(40)는 기판(10) 표면으로부터 약 3500Å 깊이를 가지게 형성한다.
그러나, 상기 트렌치(40)는 그 상부 및 하부 모서리가 "B"와 같이 날카롭게 형성되기 때문에, 트렌치의 상부 및 하부 모서리에 모서리 스트레스가 발생한다. 그러므로, 도 2b에 도시한 바와 같이, 상기 트렌치(40)가 형성된 결과물에 고온에서 건식 산화시켜 트렌치(40) 상부 및 하부 모서리를 라운딩지게 하는 라운드 산화 공정을 진행한다. 그러면, 상기 트렌치(40) 상부 모서리 부분은 라운딩지게 되어 전기적 집중현상(fringing field)이 유발되는 것이 방지되나, 상기 트렌치의 하부 모서리는 "C"와 같이 여전히 날카로운 형상을 가지고 있어, 모서리 스트레스가 발 생한다.
이어서, 도 2c에 도시한 바와 같이, 상기 라운드 산화 공정을 진행한 결과물에 갭필산화막(50)을 두껍게 증착하여 상기 트렌치(40)를 매립한다.
그 다음, 도 2d에 도시한 바와 같이, 상기 갭필산화막(50)이 증착된 결과물에 고 선택비 슬러리(High Selectivity Slurry : HSS)를 이용하여 식각정지막의 역할을 하는 패드 질화막(도시하지 않음)이 0~50% 정도 제거되도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한 다음, 상기 잔류된 패드 질화막을 세정공정에 의해 제거하여 소자분리막(60)을 형성한다.
그러나, 이때, 상기 소자분리막(60)의 하부 모서리에는 기존에 형성된 트렌치의 날카로운 형상으로 인한 스트레스와 갭필 산화물의 무게로 인한 스트레스가 합해져서 도 2d의 점선으로 나타낸 바와 같이, 소자분리막(60)의 하부 모서리로 스트레스가 더욱 집중되는 문제가 있다.
이어서, 도 2e에 도시한 바와 같이, 본 발명은 상기 소자분리막(60)이 형성된 기판(10)을 질소 분위기에서 열처리(anealing)한 다음 냉각시켜, 상기 소자분리막(60)의 하부 모서리로 집중된 스트레스를 모서리 이외의 주변부로 완화시킨다(점선 참조).
보다 상세하게, 우선, 상기 소자 분리막이 형성된 기판(10)에 대하여 600℃ 내지 700℃의 퍼니스(furnace)에서 열처리하는 열공정을 진행한다. 이때, 상기 열공정은, 질소(N2) 분위기에서 7분 내지 13분 동안 진행하는 것이 바람직하며, 본 실 시예에서는 약 10분 정도 진행하였다.
그런 다음, 상기 어닐된 기판(10)을 냉각시키는 쿨링(cooling) 공정을 진행한다. 이때, 상기 쿨링 공정은, 상기 600℃ 내지 700℃의 퍼니스(furnace)에서 열처리된 기판(10)을 열처리 후, 바로 상온의 대기로 언로딩(unloading)하지 않고, 열처리된 기판(10)이 퍼니스 내에 존재한 상태에서 퍼니스의 온도만 600℃ 이하로 낮추어 열처리된 기판(10)이 서서히 냉각되도록 공정을 진행한다. 이는, 상기 고온(600℃~700℃)에서 어닐링된 기판(10)을 바로 상온인 외부로 언로딩하게 되면, 급격한 온도차로 인해 기판 스트레스를 유발하는 문제가 있기 때문이다.
이어, 도 2f에 도시한 바와 같이, 상기 냉각된 기판(10) 내에 웰(well) 형성용 이온과 문턱전압 조절용 이온 및 펀치쓰루(punch through) 현상 억제용 이온, 구체적으로는 비소(As) 또는 인(P)과 같은 불순물 이온을 주입하여, 웰(도시하지 않음)을 형성하고, 문턱전압을 조절한다.
그런데, 상기와 같이, 상기 기판(10) 내에 불순물 이온을 주입하게 되면, 주입된 불순물 이온의 크기 및 주입 속도 등에 의해 상기 불순물 이온이 주입된 기판(10) 내에는 포인트 디펙트(point defect)(70)가 발생한다.
이어서, 도 2g에 도시된 바와 같이, 상기 포인트 디펙트(170)가 형성된 기판(10)을 열처리하여 상기 기판(10) 내에 주입된 불순물 이온인 웰(well) 형성용 이온과 문턱전압 조절용 이온 및 펀치쓰루(punch through) 현상 억제용 이온을 활성화시킨다.
상기와 같은, 본 발명은 상기 소자분리막의 하부 모서리의 스트레스가 완화 된 상태에서, 각종 불순물 이온을 주입한 다음, 이를 활성화하기 위한 열처리 공정을 진행하여, 각종 불순물 이온 주입시, 발생된 포인트 디펙트를 컬링(curing)시키거나, 아웃-디퓨젼(out-diffusion) 시키므로, 상기 포인트 디펙트가 스트레스가 집중된 소자분리막의 하부 모서리로 흘러내려 하부 모서리에 클러스터 형태의 트렌치 디스로케이션 현상을 유발하던 종래 기술에 따른 문제를 해결할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 각종 이온에 의해 기판 내에 형성된 포인트 디펙트를 컬링(curing)시키거나, 아웃-디퓨젼(out-diffusion) 시키므로, 이온 활성화 등의 열공정을 진행할 때, 상기 포인트 디펙트로 인해 소자분리막의 하부 모서리에 디스로케이션 현상이 발생하는 것을 방지할 수 있다.
이에 따라, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 형성하고 고온 건식 산화시켜 트렌치 상부 및 하부 모서리 라운딩시키는 단계;상기 트렌치에 갭필 산화막하여 매립하여 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 기판을 질소 분위기에서 제1 열처리하는 단계;상기 제1 열처리된 기판을 냉각시키는 단계;상기 냉각된 기판의 활성 영역 내에 불순물 이온을 주입하는 단계; 및상기 불순물 이온이 주입된 기판을 제2 열처리하여 불순물을 활성화시키는 단계를 포함하는 반도체 소자의 소자분리막 제조방법.
- 삭제
- 제1항에 있어서,상기 제1 열처리 공정은 600℃ 내지 700℃의 퍼니스에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제3항에 있어서,상기 제1 열처리 공정은 8분 내지 12분 동안 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제1항에 있어서,상기 제1 열처리된 기판을 냉각시키는 단계는 상기 제1 열처리된 기판을 600℃ 내지 700℃의 퍼니스 내에서 퍼니스의 온도를 600℃ 이하로 낮추어 냉각하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제1항에 있어서,상기 불순물 이온은 웰 형성용 이온과 문턱전압 조절용 이온 및 펀치쓰루 현상 억제용 이온인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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| KR1020050063087A KR100667912B1 (ko) | 2005-07-13 | 2005-07-13 | 반도체 소자의 소자분리막 제조방법 |
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| KR100667912B1 true KR100667912B1 (ko) | 2007-01-11 |
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Family Applications (1)
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| KR1020050063087A KR100667912B1 (ko) | 2005-07-13 | 2005-07-13 | 반도체 소자의 소자분리막 제조방법 |
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Citations (2)
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|---|---|---|---|---|
| KR20020012906A (ko) * | 2000-08-09 | 2002-02-20 | 박종섭 | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 |
| KR20040058965A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
-
2005
- 2005-07-13 KR KR1020050063087A patent/KR100667912B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020012906A (ko) * | 2000-08-09 | 2002-02-20 | 박종섭 | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 |
| KR20040058965A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
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