KR20040058965A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 STI 공정을 이용한 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 트렌치를 형성한 후 트렌치 내부에 질산화막/산화막/질화막 구조를 형성한다. 질화막은 이온의 침투를 방지할 수 있는 막질을 가지므로 활성영역에 주입된 이온의 외부 확산으로 인한 INWE 현상의 발생을 방지할 수 있다. 본 발명에서 질산화막은 산화 공정에 질산화 공정을 추가하여 용이하게 형성할 수 있으며, 질화막은 소자분리막으로 이용되는 고밀도 플라즈마 산화막(HDP) 형성 공정에 질소(N)가 포함된 가스 및 질산화 공정의 추가를 통해 형성할 수 있다. 본 발명을 초고집적 소자의 제조에 적용하면 공정 마진을 확보하여 생산성을 높이고, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성 방법 {Method for forming isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 더욱 상세하게는 얕은 깊이의 트렌치를 이용하는 STI(Shallow Trench Isolation) 공정에 적용되는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 얕은 깊이의 트렌치를 이용하여 소자분리막을 형성하는 STI(Shallow Trench Isolation) 공정을 이용한다. 도 1a 내지 도 1f는 STI 공정을 이용한 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a는 실리콘 기판(1) 상에 패드 질화막(2)을 형성한 후 소자분리 마스크를 이용하여 패드 질화막(2) 상에 감광막 패턴(3)을 형성한 상태의 단면도이고, 도 1b는 감광막 패턴(3)을 마스크로 이용하여 노출된 소자분리영역의 실리콘 기판(1)을 소정 깊이 식각하여 트렌치(4)를 형성한 상태의 단면도이다.
도 1c는 식각 과정에서 발생된 트렌치(4) 표면의 결함을 치유(Curing)하는 동시에 트렌치(4)의 상부 모서리 부분을 둥글게 만들기 위해 하기의 표 1과 같은 조건에서 산화 공정을 진행하여 트렌치(4) 표면에 산화막(5)을 형성한 상태의 단면도이다.
공정 단계 온도(℃) 시간(분) O2(SLM) N2(SLM)
보트 업(Boat up) 800 4 0.12 12
예열 800 20 0.12 12
온도 상승 1050 30 0.12 12
건식 산화 1050 0.5 12 0
열처리 1050 1 0.12 12
온도 강하 800 20 0.12 12
보트 다운(Boat down) 800 10 0.12 12
냉각 800 12 0.12 12
도 1d는 트렌치(4)가 매립되도록 전체 상부면에 산화막(6)을 형성한 상태의 단면도로서, 현재 개발 중인 0.15㎛, 0.13㎛급 이하의 소자 제조에서는 층덮힘(Step coverage) 특성이 우수한 고밀도 플라즈마 산화막(HDP)을 적용하고 있으며, 고밀도 플라즈마 산화막(HDP)은 하기의 표 1과 같은 조건에서 고밀도 플라즈마법으로 증착한다.
공정 단계 시간(초) LF(wt) HF(wt) SiH4(sccm) O2(sccm) HE(sccm) 압력(Torr)
Check Pre-Conditions 0 4250 2000 150 250 150 0.002
Pedestal Up:LFHT ↓ ↓ ↓ ↓ ↓ ↓ ↓
Heat Wafer: Wait Heat 150 4250 2000 150 475 150 0.002
Gas Flow 1 or 2 and Divert 5 4750 2000 150 250 150 ↓
Dep. 1:1-HF, SDW1(Wait 1SDT) 31 4250 2000 150 250 150 ↓
Gas Flow 2 and Divert: Wait 2 4250 0 150 450 150 ↓
Dep. 2:2-LF/HF, SDW2 Wait(2SDT) 29 4250 3500 150 450 150 ↓
End Process: HF-RF Off Idle ↓
도 1e는 화학적기계적연마(CMP) 공정으로 패드 질화막(2) 상에 형성된 산화막(6)을 제거하여 표면을 평탄화시킨 상태의 단면도이고, 도 1f는 패드 질화막(2)을 선택적으로 제거함으로써 트렌치(4) 내에 소자분리막(6a)이 형성된 상태의 단면도이다.
상기와 같이 종래에는 트렌치(4)를 형성하기 위해 비등방성 식각 공정을 이용한다. 그러나 비등방성 식각 공정은 실리콘 기판(1)의 표면에 상당한 물리적 피해(Phsical damage)를 가하여 결함(Defect)을 유발시킴으로써 트랜지스터와 같은 소자의 특성에 치명적인 영향을 끼치게 된다. 그래서 식각으로 인한 피해를 치유하는 동시에 고밀도 플라즈마 산화막(HDP)의 막 구조를 치밀화시키기 위한 열처리시 결함 등의 발생이 억제되도록 트렌치(4)의 표면부를 산화시켜 산화막(5)을 형성한다. 그러나 이러한 산화막(5)의 형성은 게이트 폭이 상당히 작은 0.15㎛급 이하의 초고집적 소자에서 INWE(Inverse Narrow Width Effect)를 유발한다. INWE는 P-MOS 트랜지스터의 활성영역에 주입된 이온(Boron)이 외부 확산되면서 소자분리막(6a)으로 침투되어 트랜지스터의 문턱전압(Vt)이 감소되는 현상으로 소자의 특성 열화를 유발하는 중요한 요인으로 작용한다.
따라서 본 발명은 트렌치 내부에 질산화막/산화막/질화막을 형성함으로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 패드 질화막을 형성한 후 소자분리 마스크를 이용하여 상기 패드 질화막을 패터닝하는 단계와, 상기 패터닝된 패드 질화막을 마스크로 이용하여 노출된 상기 실리콘 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 질산화막을 형성한 후 상기 질산화막의 표면에 산화막을 형성하는 단계와, 상기 산화막의 표면에 질화막을 형성하는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 절연막을 형성한 후 표면을 평탄화시키고 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 질산화막은 800 내지 1200℃의 온도, 1 내지 30 SLM의 산소 및 질소가 함유된 가스 분위기에서 0.5 내지 5시간동안 실시되는 질화 공정으로 형성되며, 상기 산화막은 800 내지 1200℃의 온도에서 습식 또는 건식으로 실시되고, 상기 질화막은 고밀도 플라즈마를 이용하여 상기 산화막의 표면을 질화시킴으로써 형성되는 것을 특징으로 한다.
도 1a 내지 도 1f는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 실리콘 기판 2, 12: 패드 질화막
3, 13: 감광막 패턴 4, 14: 트렌치
5, 16: 산화막 6, 18: 고밀도 플라즈마 산화막
6a, 18a: 소자분리막 15: 질산화막
17: 질화막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 실리콘 기판(11) 상에 패드 질화막(12)을 형성한 후 소자분리 마스크를 이용하여 패드 질화막(12) 상에 감광막 패턴(13)을 형성한 상태의 단면도이고, 도 2b는 감광막 패턴(13)을 마스크로 이용하여 노출된 소자분리영역의 실리콘 기판(11)을 소정 깊이 식각하여 트렌치(14)를 형성한 상태의 단면도이다.
도 2c는 질산화(Nitric oxidation) 공정을 실시하여 트렌치(14) 표면에 질산화막(15)을 형성한 후 산화 공정으로 질산화막(15)의 표면에 산화막(16)을 형성한 상태의 단면도이다.
질산화 공정은 하기 표 3과 같이 800 내지 1200℃의 고온, 1 내지 30 SLM의 산소(O2) 및 질소(N)가 함유된 NO, N2O 등의 가스 분위기의 습식 또는 건식 반응로(Furnace)에서 0.5 내지 5시간동안 실시되며, 열 에너지에 의한 질소(N)의 분해에 의해 질산화막(15)이 10 내지 100Å의 두께로 형성되도록 한다.
산화 공정은 800 내지 1200℃의 온도에서 습식 또는 건식으로 실시되며, 산화막(16)이 50 내지 300Å의 두께로 형성되도록 한다.
공정 단계 온도(℃) 시간(분) O2(SLM) N2(SLM) NO/N2O(SLM)
보트 업(Boat up) 800 4 0.12 12 0
예열 800 20 0.12 12 0
질산화 800 0.5-5 1-30 0 1-30
온도 상승 1050 30 0.12 12 0
건식 산화 1050 0.5 12 0 0
열처리 1050 1 0.12 12 0
온도 강하 800 20 0.12 12 0
보트 다운(Boat down) 800 10 0.12 12 0
냉각 800 12 0.12 12 0
도 2d는 200 내지 500℃의 온도에서 트렌치(14) 내에 형성된 산화막(16)의 표면을 질화(Nitridation)시켜 질화막(17)을 형성한 상태의 단면도이다. 고밀도 플라즈마(Plasma)로 N2(또는 NH3, NO, N2O 등)을 분해시켜 활성화된 질소(N) 레디컬(Radical)이 산화막(16)과 반응하도록 함으로써 산화막(16)의 표면에 질화막(17)이 형성된다. 이 때 플라즈마 생성을 위한 고주파(RF) 전력은 100 내지 5000와트(W), 가스 플로우 량은 100 내지 500SCCM이 되도록 하고, 질화막(17)은 10 내지 100Å의 두께로 형성되도록 한다.
도 2e는 트렌치(14)가 매립되도록 전체 상부면에 산화막(18)을 형성한 후 열처리한 상태의 단면도로서, 층덮힘 특성이 우수한 고밀도 플라즈마 산화막(HDP)을 하기의 표 4와 같은 조건에서 고주파(RF) 전력을 이용한 고밀도 플라즈마법으로 증착한다. O2및 SiH4를 활성화시켜 O와 Si의 반응에 의해 SiO2가 증착되도록 한다. 상기 열처리는 800 내지 1200℃의 질소(N2) 분위기에서 반응로의 경우 10 내지 120분, 급속열처리의 경우 10 내지 60초동안 실시한다.
공정 단계 시간 (초) LF (wt) HF (wt) SiH4(sccm) O2(sccm) HE (sccm) N2,NH3/NO/N2O (sccm) 압력 (Torr)
Check Pre-Conditions 0 4250 2000 150 250 150 100-500 0.002
Pedestal Up:LFHT ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
Heat Wafer: Wait Heat 150 4250 2000 150 475 150 100-500 0.002
Nitridation 5-500 100-5000 100-5000 0 0 0 100-500 0.002
Gas Flow 1 or 2 and Divert 5 4750 2000 150 250 150 100-500
Dep. 1:1-HF, SDW1(Wait 1SDT) 31 4250 2000 150 250 150 100-500
Gas Flow 1 or 2 and Divert 5 4750 2000 150 250 150 100-500 ↓
Dep. 1:1-HF, SDW1(Wait 1SDT) 31 4250 2000 150 250 150 100-500 ↓
Gas Flow 2 and Divert: Wait 2 4250 0 150 450 150 100-500 ↓
Dep. 2:2-LF/HF, SDW2 Wait(2SDT) 29 4250 3500 150 450 150 100-500 ↓
End Process: HF-RF Off Idle ↓
상기 표 4와 같이 상기 질화막(17)은 상기 고밀도 플라즈마 산화막(HDP)을 형성하기 위한 공정 조건에 질소(N)가 포함된 가스 및 질산화 공정의 추가를 통해 형성할 수 있다.
도 2f는 화학적기계적연마(CMP) 공정으로 패드 질화막(12) 상에 형성된 산화막(18)을 제거하여 표면을 평탄화시킨 후 패드 질화막(12)을 선택적으로 제거함으로써 트렌치(14) 내에 소자분리막(18a)이 형성된 상태의 단면도이다.
상술한 바와 같이 본 발명은 트렌치를 형성한 후 트렌치 내부에 질산화막/산화막/질화막 구조를 형성한다. 질화막은 이온의 침투를 방지할 수 있는 막질을 가지므로 P-MOS 트랜지스터에서 활성영역에 주입된 이온(Boron)이 외부 확산되면서 소자분리막으로 침투되는 INWE 현상의 발생이 방지된다. 또한, 본 발명에서 질산화막은 산화 공정에 질산화 공정을 추가하여 용이하게 형성할 수 있으며, 질화막은 소자분리막으로 이용되는 고밀도 플라즈마 산화막(HDP) 형성 공정에 질소(N)가 포함된 가스 및 질산화 공정의 추가를 통해 형성할 수 있다. 따라서 본 발명은 향후 0.09㎛의 초고집적 소자에 적용할 수 있으며, 공정 마진을 확보하여 생산성을 높이고, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있도록 한다.

Claims (5)

  1. 실리콘 기판 상에 패드 질화막을 형성한 후 소자분리 마스크를 이용하여 상기 패드 질화막을 패터닝하는 단계와,
    상기 패터닝된 패드 질화막을 마스크로 이용하여 노출된 상기 실리콘 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 표면에 질산화막을 형성한 후 상기 질산화막의 표면에 산화막을 형성하는 단계와,
    상기 산화막의 표면에 질화막을 형성하는 단계와,
    상기 트렌치가 매립되도록 전체 상부면에 절연막을 형성한 후 표면을 평탄화시키고 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 질산화막은 800 내지 1200℃의 온도, 1 내지 30 SLM의 산소 및 질소가 함유된 가스 분위기에서 0.5 내지 5시간동안 실시되는 질화 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 산화막은 800 내지 1200℃의 온도에서 습식 또는 건식으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 질화막은 고밀도 플라즈마를 이용하여 상기 산화막의 표면을 질화시킴으로써 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 4 항에 있어서, 상기 질화막은 N2, NH3, NO, 또는 N2O 가스를 이용하여 형성하고, 상기 플라즈마를 생성하기 위해 100 내지 5000와트의 고주파 전력이 인가되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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US7709927B2 (en) 2007-05-22 2010-05-04 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including wet etch barriers

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