KR100713316B1 - 반도체소자의 듀얼 소자분리 방법 - Google Patents

Abstract

본 발명은 LOCOS 방식과 STI 구조를 동시에 구현하여 시스템 온 칩(System On Chip; SOC)에 구현할 수 있는 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 소자분리 방법은 반도체 기판상에 패드 산화막을 형성하고 패드 산화막상에 패드 질화막을 1000 - 2000 의 두께로 형성하는 단계와, 반도체 기판의 일정 영역에 STI 패턴을 형성하는 단계와, STI 패턴에 매립되는 갭필 산화막을 형성하는 단계와, 패드 질화막을 연마 정지막으로 하여 500 - 1500 Å 잔류하도록 평탄화하는 단계와, STI 패턴을 제외한 반도체 기판의 LOCOS 예정 영역을 패터닝하여 잔류 질화막을 선택적으로 제거하는 단계와, 잔류 질화막이 제거된 LOCOS 예정 영역에 대해 필드 산화 공정을 실시하여 필드 산화막을 형성하는 단계를 포함한다.

STI, LOCOS, 듀얼소자 분리, 누설, CMP

Description

반도체소자의 듀얼 소자분리 방법{METHOD FOR DUAL ISOLATION IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체소자의 소자분리 방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

11 : 반도체 기판 12 : 패드 산화막

13 : 질화막 15 : STI 패턴

16 : STI 라이너 산화막 17 : 갭필 산화막

18 : LOCOS 산화막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리(Isolation) 방법에 관한 것이다.

반도체 집적회로 제조시 트랜지스터 등과 같은 개별 소자들 사이를 물질적, 전기적으로 분리하기 위하여 소자분리 기술을 사용하고 있다. 예를 들면, LOCOS(LoCal Oxidation of silicon) 방식이나 STI(Shallow Trench Isolation) 방식 을 사용하고 있다.

위와 같은 소자분리 기술들은 각각 개별적으로 사용되었다. 즉, 0.35㎛급에서는 LOCOS 방식을 사용했으며, 0.25㎛ 이하 급에서는 주로 STI 구조를 사용하였다.

따라서, LOCOS 방식과 STI 구조를 개별적으로 사용함에 따라 다양한 소자들은 하나의 웨이퍼에 집적하기가 어렵다. 그리고, STI 기술을 적용한다고 하더라도 누설전류를 방지하는데 한계가 있다.

본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, LOCOS 방식과 STI 구조를 동시에 구현하여 시스템 온 칩(System On Chip; SOC)에 구현할 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 소자분리 방법은 반도체 기판상에 패드 산화막을 형성하고 상기 패드 산화막상에 패드 질화막을 1000 - 2000 의 두께로 형성하는 단계와, 상기 반도체 기판의 일정 영역에 STI 패턴을 형성하는 단계와, 상기 STI 패턴에 매립되는 갭필 산화막을 형성하는 단계와, 상기 패드 질화막을 연마 정지막으로 하여 500 - 1500 Å 잔류하도록 평탄화하는 단계와, 상기 STI 패턴을 제외한 상기 반도체 기판의 LOCOS 예정 영역을 패터닝하여 상기 잔류 질화막을 선택적으로 제거하는 단계와, 상기 잔류 질화막이 제거된 상기 LOCOS 예정 영역에 대해 필드 산화 공정을 실시하여 필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 필드 산화막은, 산소와 수소의 혼합 가스를 사용하여 900∼1050℃ 온도에서 진행하여 5000∼6500Å 두께로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명한다.

도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체소자의 소자분리 방법을 도시한 도면이다.

도 1a에 도시된 바와 같이, 열산화(Thermal oxidation) 공정을 실시하여 반도체 기판(11)상에 소정 두께의 패드 산화막(pad oxide, 12)을 형성한다. 이때, 패드 산화막(12)은 100∼300Å 두께로 성장시키며, 열산화를 위해 보통 퍼니스(Furnace) 장치를 사용하며, 이때 사용되는 산화 분위기는 O₂ 또는 H₂O를 사용한다.

이어서, 패드 산화막(12) 상에 모우트 패턴을 형성하기 위하여 질화막(13)을 증착 방식으로 형성하는데, 주로 퍼니스의 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 여기서, 질화막(13)은 차후 STI 갭필을 진행한 후 STI CMP 공정시 CMP 정지막으로 사용하는데, 이를 위해 1000∼2000Å 두께로 형성한다. 그리고, 질화막(13) 증착시 소스 가스는 SiH₂C_l2를 사용하고 반응 가스는 NH₃ 가스를 사용하며, 증착 온도는 730∼780℃ 온도로 진행한다.

이어서, STI가 형성될 곳을 디파인하기 위한 포토 작업을 실시한다. 즉 감광막 마스크(14)를 형성한다.

이어서, 감광막 마스크(14)를 식각 마스크로 질화막(13)을 먼저 식각하고, 연속해서 패드 산화막(12)과 반도체 기판(11)의 식각을 실시하여 트렌치 형태의 STI 패턴(15)을 형성한다. 이때, STI 패턴(15)의 깊이는 4000∼5000Å으로 한다.

도 1b에 도시된 바와 같이, 스트립 공정을 실시하여 잔류하는 감광막 마스크(14)를 제거한 후, STI 패턴(15)을 포함한 전면에 STI 라이너 산화막(Liner oxide, 16)을 증착한다. 이때, STI 라이너 산화막(16)은 STI 패턴(15) 형성을 위한 반도체 기판의 식각시 발생된 손상을 완화시키고, 또한 후속 진행되는 STI 갭필 산화막과 반도체 기판의 접합을 용이하게 하기 위한 것이다. 따라서, STI 라이너 산화막(16)은 산소와 HCl을 사용하여 800∼900℃ 온도에서 조건에 따라 150∼300Å 두께로 형성한다.

이어서, STI 라이너 산화막(16) 상에 STI 패턴(15)을 채울 때까지 PECVD 방식으로 STI 패턴(15)의 갭필 공정을 진행한다.

여기서, STI 패턴(15)을 갭필하는 갭필 산화막(17)은 PECVD(Plasma Enhanced Chemical Vaor Deposition) 방식으로 형성하기 때문에 막의 밀도가 약한 현상을 보여 후속 누설전류 발생의 원인이 될 수 있다.

따라서, 갭필 산화막(17)을 형성한 후에는 막질을 치밀화하기 위한 공정이 필요하며, 이를 위해 1000℃ 온도에서 질소(N₂) 가스를 사용하여 30분∼60분 정도 어닐링을 진행해준다. 위와 같은 막질 치밀화를 위한 어닐링은 후속 진행되는 LOCOS 공정시 열에 의해 동시에 실시할 수도 있으므로, 갭필 산화막(17) 증착 후에 진행하지 않아도 된다.

도 1c에 도시된 바와 같이, 갭필 산화막(17)의 평탄화를 위해 CMP 공정을 진행한다. 이때, 질화막(13)은 CMP 정지막으로 사용되는데, CMP 진행 후에 잔류하는 질화막(13)은 500∼1500Å 두께이다.

도 1d에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LOCOS 공정이 진행될 지역을 개방시키는 LOCOS 감광막 패턴(도시 생략)을 형성한다.

이어서, LOCOS 감광막 패턴을 식각 마스크로 하여 LOCOS 공정이 진행될 지역의 질화막(13)을 식각한다.

이어서, LOCOS 공정이 진행될 반도체 기판(11)에 산소와 수소의 혼합 가스를 사용하여 900∼1050℃ 온도에서 산화 공정을 진행한다. 이상의 공정을 필드 산화(Field oxidation)라고 일컬으며, 이때 형성되는 필드 산화막(18)은 5000∼6500Å 두께로 형성한다.

이때, 중요한 것은 갭필 산화막의 갭필이 이루어진 STI 지역은 필드 산화막(18)이 진행됨에 따라 동시에 막질 치밀화가 이루어진다. 이는 소자분리 누설전류를 방지할 수 있도록 하기 위함이다.

또한, 필드 산화막 형성 시에 STI 패턴의 코너 부근을 열과 산화 작용으로 라운딩(Rounding, R)을 좋게 함으로써 STI 누설을 최소화할 수 있는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의 하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 듀얼 소자분리를 하나의 칩에 형성함으로써 다양한 제품을 하나의 칩 속에 형성할 수 있는 효과가 있다.

또한, 본 발명은 STI 갭필 공정 후의 막 특성을 조밀하게 하는 치밀화공 정을 진행하지 않고 LOCOS 공정 진행시 함께 치밀화를 진행할 수 있어 누설전류를 방지할 수 있는 효과가 있다.

또한, 본 발명은 STI 패턴의 코너부근을 필드 산화막 형성시 열과 산화 작용으로 라운딩을 좋게 함으로써 STI 누설을 최소화할 수 있는 효과가 있다.

Claims (10)

1. 반도체 기판상에 패드 산화막을 형성하고 상기 패드 산화막상에 패드 질화막을 1000 - 2000 의 두께로 형성하는 단계와,

   상기 반도체 기판의 일정 영역에 STI 패턴을 형성하는 단계와,

   상기 STI 패턴에 매립되는 갭필 산화막을 형성하는 단계와,

   상기 패드 질화막을 연마 정지막으로 하여 500 - 1500 Å 잔류하도록 평탄화하는 단계와,

   상기 STI 패턴을 제외한 상기 반도체 기판의 LOCOS 예정 영역을 패터닝하여 상기 잔류 질화막을 선택적으로 제거하는 단계와,

   상기 잔류 질화막이 제거된 상기 LOCOS 예정 영역에 대해 필드 산화 공정을 실시하여 필드 산화막을 형성하는 단계

   를 포함하는 반도체 소자의 소자분리 방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 패드 산화막은, 퍼니스 장치를 이용한 열산화를 통해 100∼300Å 두께로 성장시키며, 산화 분위기는 O₂ 또는 H₂O를 사용하는 것을 특징으로 하는 반도체소자의 소자 분리방법.
4. 제 1 항에 있어서,

   상기 질화막은, 퍼니스의 LPCVD 방식으로 형성하는 것을 특징으로 하는 반도체소자의 소자 분리 방법.
5. 삭제
6. 제 4 항에 있어서,

   상기 질화막 증착시 소스 가스는 SiH₂C_l2를 사용하고, 반응 가스는 NH₃ 가스를 사용하며, 증착 온도는 730∼780℃ 온도로 진행하는 것을 특징으로 하는 반도체소자의 방법.
7. 제 1 항에 있어서,

   상기 필드 산화막은, 산소와 수소의 혼합 가스를 사용하여 900∼1050℃ 온도에서 진행하여 5000∼6500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소 자분리 방법.
8. 제 1 항에 있어서,

   상기 방법은, 상기 갭필 산화막을 형성하기 전에, 상기 STI 패턴의 전면에 라이너 산화막을 형성하는 단계를 더 포함하는 반도체소자의 소자분리 방법.
9. 제 8 항에 있어서,

   상기 라이너 산화막은, 산소와 HCl을 사용하여 800∼900℃ 온도에서 150∼300Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리 방법.
10. 제 1 항에 있어서,

    상기 갭필 산화막은, PECVD 방식으로 형성하는 것을 특징으로 하는 반도체소자의 소자 분리 방법.

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