JPH05218191A - 幅の異なる素子間分離領域を有する半導体装置の製造方法 - Google Patents
幅の異なる素子間分離領域を有する半導体装置の製造方法Info
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- JPH05218191A JPH05218191A JP5587491A JP5587491A JPH05218191A JP H05218191 A JPH05218191 A JP H05218191A JP 5587491 A JP5587491 A JP 5587491A JP 5587491 A JP5587491 A JP 5587491A JP H05218191 A JPH05218191 A JP H05218191A
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- Japan
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- isolation region
- semiconductor device
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Abstract
(57)【要約】 （修正有）
【目的】 幅狭及び幅広の複数の溝型素子間分離領域を
有する半導体装置を生産性高く製造する。 【構成】 幅の狭い素子間分離領域２を、半導体基板１
に形成した溝２１を埋め込んでエッチバックすることに
より形成し、幅の広い素子間分離領域３を、エッチバッ
クのエッチングストップ層として設けたポリシリコン膜
４をそのまま用いてこれを選択酸化することにより形成
する。
有する半導体装置を生産性高く製造する。 【構成】 幅の狭い素子間分離領域２を、半導体基板１
に形成した溝２１を埋め込んでエッチバックすることに
より形成し、幅の広い素子間分離領域３を、エッチバッ
クのエッチングストップ層として設けたポリシリコン膜
４をそのまま用いてこれを選択酸化することにより形成
する。
Description
【０００１】
【産業上の利用分野】本発明は、幅の異なる素子間分離
領域を有する半導体装置、即ち幅の狭い素子間分離領域
と、幅の広い素子間分離領域との少なくとも２以上の素
子間分離領域を有する半導体装置の製造方法に関するも
のである。
領域を有する半導体装置、即ち幅の狭い素子間分離領域
と、幅の広い素子間分離領域との少なくとも２以上の素
子間分離領域を有する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】半導体集積回路等の半導体装置の微細化
・高集積化に伴い、素子間分離法も寸法変換差の大きい
従来のＬＯＣＯＳ法に替わり、溝型素子間分離、例えば
シャロートレンチ法などが用いられようとしている。
・高集積化に伴い、素子間分離法も寸法変換差の大きい
従来のＬＯＣＯＳ法に替わり、溝型素子間分離、例えば
シャロートレンチ法などが用いられようとしている。
【０００３】半導体基板上に、幅の狭い溝型素子間分離
領域と、幅の広い溝型素子間分離領域とを形成する場
合、いずれも溝型で形成しようとすると、幅狭の溝（狭
いトレンチ）と、幅広の溝（広いトレンチ）との埋め込
みが必要である。しかしこのように幅の異なる複数の溝
を均等に埋め込むのは必ずしも容易ではない。即ち、特
開平１−２９０２３６の図２Ｃに示されているように、
通常のエッチングで平坦化を行うと、幅の広い溝に埋め
込まれた部分は、エッチング過剰になってしまう。
領域と、幅の広い溝型素子間分離領域とを形成する場
合、いずれも溝型で形成しようとすると、幅狭の溝（狭
いトレンチ）と、幅広の溝（広いトレンチ）との埋め込
みが必要である。しかしこのように幅の異なる複数の溝
を均等に埋め込むのは必ずしも容易ではない。即ち、特
開平１−２９０２３６の図２Ｃに示されているように、
通常のエッチングで平坦化を行うと、幅の広い溝に埋め
込まれた部分は、エッチング過剰になってしまう。
【０００４】本発明者の数々の検討の結果によれば、狭
い溝（トレンチ）と広い溝（トレンチ）を同じ膜厚差で
埋め込もうとすると、従来のＣＶＤ法では対応しきれ
ず、例えばバイアスＥＣＲ−ＣＶＤ法などの技術が必須
となる。
い溝（トレンチ）と広い溝（トレンチ）を同じ膜厚差で
埋め込もうとすると、従来のＣＶＤ法では対応しきれ
ず、例えばバイアスＥＣＲ−ＣＶＤ法などの技術が必須
となる。
【０００５】
【発明が解決しようとする問題点】しかし、このバイア
スＥＣＲ−ＣＶＤ法は、同じ膜厚差での埋め込みには有
効ではあるが、バイアスＥＣＲ−ＣＶＤ法はエッチング
と堆積とを同時進行的に行うものであるので、エッチン
グがなされる分どうしても堆積速度は小さくなり、スル
ープットが小さいという欠点をもつ。
スＥＣＲ−ＣＶＤ法は、同じ膜厚差での埋め込みには有
効ではあるが、バイアスＥＣＲ−ＣＶＤ法はエッチング
と堆積とを同時進行的に行うものであるので、エッチン
グがなされる分どうしても堆積速度は小さくなり、スル
ープットが小さいという欠点をもつ。
【０００６】そこで、狭い素子間分離領域と広い素子間
分離領域を更に効率良く作りわける新規な技術が求めら
れているのが現状である。
分離領域を更に効率良く作りわける新規な技術が求めら
れているのが現状である。
【０００７】
【発明の目的】本発明は、上述した問題点を解決して、
狭い素子間分離領域と広い素子間分離領域とを効率良く
形成することを可能として、幅狭及び幅広の複数の溝型
素子間分離領域を有する半導体装置を生産性高く製造で
きる技術を提供せんとするものである。
狭い素子間分離領域と広い素子間分離領域とを効率良く
形成することを可能として、幅狭及び幅広の複数の溝型
素子間分離領域を有する半導体装置を生産性高く製造で
きる技術を提供せんとするものである。
【０００８】
【問題点を解決するための手段】本発明は、幅の狭い素
子間分離領域と幅の広い素子間分離領域とを有する半導
体装置の製造方法において、幅の狭い素子間分離領域
は、半導体基板上に溝を形成してこの溝をＣＶＤ及びエ
ッチバックで埋め込むことにより形成し、幅の広い素子
間分離領域は、選択酸化により形成するとともに、前記
溝は、半導体基板上にポリシリコン膜を設けた後形成
し、前記幅の広い素子間分離領域は、このポリシリコン
膜をそのまま用いてこれを選択酸化することにより形成
することを特徴とする幅の異なる素子間分離領域を有す
る半導体装置の製造方法であって、これにより上記目的
を達成したものである。
子間分離領域と幅の広い素子間分離領域とを有する半導
体装置の製造方法において、幅の狭い素子間分離領域
は、半導体基板上に溝を形成してこの溝をＣＶＤ及びエ
ッチバックで埋め込むことにより形成し、幅の広い素子
間分離領域は、選択酸化により形成するとともに、前記
溝は、半導体基板上にポリシリコン膜を設けた後形成
し、前記幅の広い素子間分離領域は、このポリシリコン
膜をそのまま用いてこれを選択酸化することにより形成
することを特徴とする幅の異なる素子間分離領域を有す
る半導体装置の製造方法であって、これにより上記目的
を達成したものである。
【０００９】
【作用】本発明によれば、狭い素子間分離領域を形成す
るために、エッチバックのストップ層として形成したポ
リシリコン膜をそのまま用いて、これを選択酸化して広
い素子間分離領域を形成するので、幅の異なる素子間分
離領域を有する半導体装置を効率良く得ることができ
る。本発明は、精度が厳しく、平坦化の要請の厳しい部
分では狭い素子間分離領域を形成し、その他の部分では
広い素子間分離領域を形成する態様で利用することがで
きる。また、広い素子間分離領域は、ポリシリコンの選
択酸化によるので、ストレスの発生を抑え、バーズビー
ク等の影響の小さい分離領域とすることができる。
るために、エッチバックのストップ層として形成したポ
リシリコン膜をそのまま用いて、これを選択酸化して広
い素子間分離領域を形成するので、幅の異なる素子間分
離領域を有する半導体装置を効率良く得ることができ
る。本発明は、精度が厳しく、平坦化の要請の厳しい部
分では狭い素子間分離領域を形成し、その他の部分では
広い素子間分離領域を形成する態様で利用することがで
きる。また、広い素子間分離領域は、ポリシリコンの選
択酸化によるので、ストレスの発生を抑え、バーズビー
ク等の影響の小さい分離領域とすることができる。
【００１０】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
述べる実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
述べる実施例により限定されるものではない。
【００１１】実施例−１ この実施例は、超ＬＳＩ装置等の微細化集積化した半導
体装置であって、幅の異なる複数の素子間分離領域を有
するものの製造に当たって、本発明を適用したものであ
る。
体装置であって、幅の異なる複数の素子間分離領域を有
するものの製造に当たって、本発明を適用したものであ
る。
【００１２】まず本実施例について、本例における各製
造過程での半導体装置を断面図で順に示した図１（ａ）
〜（ｊ）を参照して、全体構成を略述すると、次のとお
りである。
造過程での半導体装置を断面図で順に示した図１（ａ）
〜（ｊ）を参照して、全体構成を略述すると、次のとお
りである。
【００１３】本実施例は、図１（ｊ）に示すような、半
導体基板１上に幅の狭い素子間分離領域２と幅の広い素
子間分離領域３とを有する半導体装置を製造するもので
ある。幅の狭い素子間分離領域２は、半導体基板１上に
図１（ｄ）に示すように溝２１を形成してこの溝２１を
図１（ｅ）に示すようにＣＶＤし、更にエッチバックし
て図１（ｆ）の如く埋め込むことにより形成し、幅の広
い素子間分離領域３は、選択酸化により形成する。この
とき、幅の狭い素子間分離領域３形成用の溝２１は、図
１（ｂ）に示すように半導体基板１上にポリシリコン膜
４を設けた後形成し、幅の広い素子間分離領域３は、図
１（ｇ）〜（ｉ）に示す工程のとおり、このポリシリコ
ン膜４をそのまま用いて、これを部分選択酸化すること
により形成する。
導体基板１上に幅の狭い素子間分離領域２と幅の広い素
子間分離領域３とを有する半導体装置を製造するもので
ある。幅の狭い素子間分離領域２は、半導体基板１上に
図１（ｄ）に示すように溝２１を形成してこの溝２１を
図１（ｅ）に示すようにＣＶＤし、更にエッチバックし
て図１（ｆ）の如く埋め込むことにより形成し、幅の広
い素子間分離領域３は、選択酸化により形成する。この
とき、幅の狭い素子間分離領域３形成用の溝２１は、図
１（ｂ）に示すように半導体基板１上にポリシリコン膜
４を設けた後形成し、幅の広い素子間分離領域３は、図
１（ｇ）〜（ｉ）に示す工程のとおり、このポリシリコ
ン膜４をそのまま用いて、これを部分選択酸化すること
により形成する。
【００１４】更に詳細には、本実施例は次のような具体
的手法を用いる。
的手法を用いる。
【００１５】半導体基板１として図１（ａ）に示すシリ
コン基板を用い、この基板１上にバッファー用二酸化シ
リコン（ＳｉＯ2 ）膜１１を１０ｎｍ厚で形成し、更に
ポリシリコン膜４（〜５５ｎｍ）を形成してポリシリコ
ンパッドとし、図１（ｂ）の構造とする。
コン基板を用い、この基板１上にバッファー用二酸化シ
リコン（ＳｉＯ2 ）膜１１を１０ｎｍ厚で形成し、更に
ポリシリコン膜４（〜５５ｎｍ）を形成してポリシリコ
ンパッドとし、図１（ｂ）の構造とする。
【００１６】次いで、シャロートレンチパターンをリソ
グラフィーで形成する。具体的には、レジスト５を塗布
形成して、図１（ｃ）の如くレジスト開口５１を形成
し、このレジスト５をマスクにドライエッチング法に
て、基板１に溝２１を形成する。条件は、 使用ガス系 ：フロン１１３／ＳＦ6 ＝６０／１０ｓｃ
ｃｍ 圧力 ：１０ｍＴｏｒｒ マイクロ波 ：８５０Ｗ ＲＦバイアス：１５０Ｗ とした。これにより図１（ｄ）の構造を得た。
グラフィーで形成する。具体的には、レジスト５を塗布
形成して、図１（ｃ）の如くレジスト開口５１を形成
し、このレジスト５をマスクにドライエッチング法に
て、基板１に溝２１を形成する。条件は、 使用ガス系 ：フロン１１３／ＳＦ6 ＝６０／１０ｓｃ
ｃｍ 圧力 ：１０ｍＴｏｒｒ マイクロ波 ：８５０Ｗ ＲＦバイアス：１５０Ｗ とした。これにより図１（ｄ）の構造を得た。
【００１７】次に、この溝２１をＣＶＤ法によりコンフ
ォーマルなＳｉＯ2 膜で埋め込んで図１（ｅ）の構造を
得、次いでエッチバックし、図１（ｆ）の構造を得る。
但しここではもちろん、バイアスＥＣＲ−ＣＶＤ法を使
って埋め込み平坦化を行っても構わない。埋め込んだコ
ンフォーマルなＣＶＤＳｉＯ2 を符号６で示す。
ォーマルなＳｉＯ2 膜で埋め込んで図１（ｅ）の構造を
得、次いでエッチバックし、図１（ｆ）の構造を得る。
但しここではもちろん、バイアスＥＣＲ−ＣＶＤ法を使
って埋め込み平坦化を行っても構わない。埋め込んだコ
ンフォーマルなＣＶＤＳｉＯ2 を符号６で示す。
【００１８】この工程におけるＣＶＤ及びエッチバック
の条件は、下記のとおりとした。 ＣＶＤ 圧力 ：常圧 使用ガス系：ＴＥＯＳ／Ｏ2 ＝０．１６／７５ Ｓｌｍ 温度 ：２５０〜４８０℃ エッチバック 使用ガス系：ＣＨＦ3 ＝７０ｓｃｃｍ 圧力 ：０．０５Ｔｏｒｒ2 印加電力 ：０．２５Ｗ／ｃｍ2
の条件は、下記のとおりとした。 ＣＶＤ 圧力 ：常圧 使用ガス系：ＴＥＯＳ／Ｏ2 ＝０．１６／７５ Ｓｌｍ 温度 ：２５０〜４８０℃ エッチバック 使用ガス系：ＣＨＦ3 ＝７０ｓｃｃｍ 圧力 ：０．０５Ｔｏｒｒ2 印加電力 ：０．２５Ｗ／ｃｍ2
【００１９】次に、酸化ストップ層としてＳｉ3 Ｎ4 膜
７をＬＰ（低圧）−ＣＶＤ法で形成し、レジストパター
ン５０をこの上に形成し（図１（ｇ））、このレジスト
パターン５０によってＳｉ3 Ｎ4 膜７をパターニングし
て図１（ｈ）の構造とし、該パターニングされたＳｉ3
Ｎ4 膜７をマスクにポリシリコン膜４を選択酸化してＬ
ＯＣＯＳを形成し、これを広い素子間分離領域３とす
る。ここで、ＬＯＣＯＳの厚さＲＴは約０．３０μｍ、
バーズビークの幅ＷＢは０．１〜０．１２μｍであっ
た。その後Ｓｉ3 Ｎ4 膜７とポリシリコン膜４とＳｉＯ
2 膜１１とを除去して、図１（ｊ）の構造を得る。必要
に応じ、図１（ｈ）のＬＯＣＯＳ形成用マスクを設けた
後、ポリシリコン膜４をエッチング除去してもよい。
７をＬＰ（低圧）−ＣＶＤ法で形成し、レジストパター
ン５０をこの上に形成し（図１（ｇ））、このレジスト
パターン５０によってＳｉ3 Ｎ4 膜７をパターニングし
て図１（ｈ）の構造とし、該パターニングされたＳｉ3
Ｎ4 膜７をマスクにポリシリコン膜４を選択酸化してＬ
ＯＣＯＳを形成し、これを広い素子間分離領域３とす
る。ここで、ＬＯＣＯＳの厚さＲＴは約０．３０μｍ、
バーズビークの幅ＷＢは０．１〜０．１２μｍであっ
た。その後Ｓｉ3 Ｎ4 膜７とポリシリコン膜４とＳｉＯ
2 膜１１とを除去して、図１（ｊ）の構造を得る。必要
に応じ、図１（ｈ）のＬＯＣＯＳ形成用マスクを設けた
後、ポリシリコン膜４をエッチング除去してもよい。
【００２０】本実施例におけるＬＯＣＯＳ酸化条件は次
のとおりとした。 温度 ：９５０℃ 雰囲気ガス：Ｏ2 ／Ｈ2 （ｗｅｔ条件）
のとおりとした。 温度 ：９５０℃ 雰囲気ガス：Ｏ2 ／Ｈ2 （ｗｅｔ条件）
【００２１】マスクとして用いたＳｉ3 Ｎ4 膜７の除去
条件は次のとおりとした。 （除去条件）１００：５のＨ2 Ｏ／ＨＦを用いた溶液
で、５分ライトエッチ、または熱Ｈ3 ＰＯ4 を用いて４
０分エッチング（１５０℃）
条件は次のとおりとした。 （除去条件）１００：５のＨ2 Ｏ／ＨＦを用いた溶液
で、５分ライトエッチ、または熱Ｈ3 ＰＯ4 を用いて４
０分エッチング（１５０℃）
【００２２】また、ポリシリコン膜４の除去は、ＫＯＨ
溶液で２分間溶液エッチングすることによった。ＳｉＯ
2 膜１１の除去は、１００：５のＨ2 Ｏ／ＨＦで１分間
溶液エッチングすることによった。
溶液で２分間溶液エッチングすることによった。ＳｉＯ
2 膜１１の除去は、１００：５のＨ2 Ｏ／ＨＦで１分間
溶液エッチングすることによった。
【００２３】上記各除去技術は、従来よりよく知られて
いるウェットエッチング処理技術を適用したものであ
る。
いるウェットエッチング処理技術を適用したものであ
る。
【００２４】上述のように、本発明を適用したこの実施
例においては、狭い素子間分離領域２を形成するときに
エッチバックのストップ層として設けたポリシリコン膜
４をそのまま用いて、これを選択酸化することにより広
い素子間分離領域を形成するので、効率の良い、スルー
プットの向上した半導体装置製造を実現できる。このよ
うに、平坦化の要請が厳しい狭い部分の素子分離は溝型
のトレンチアイソレーションを用いて狭い素子間分離領
域２とし、広くとってよい素子間分離領域３については
選択酸化法を採用することによって、所望に応じた素子
分離が達成でき、かつ生産性が良好な半導体装置製造を
実現できるのである。
例においては、狭い素子間分離領域２を形成するときに
エッチバックのストップ層として設けたポリシリコン膜
４をそのまま用いて、これを選択酸化することにより広
い素子間分離領域を形成するので、効率の良い、スルー
プットの向上した半導体装置製造を実現できる。このよ
うに、平坦化の要請が厳しい狭い部分の素子分離は溝型
のトレンチアイソレーションを用いて狭い素子間分離領
域２とし、広くとってよい素子間分離領域３については
選択酸化法を採用することによって、所望に応じた素子
分離が達成でき、かつ生産性が良好な半導体装置製造を
実現できるのである。
【００２５】また、広い素子間分離領域３は、パッド部
をなすポリシリコン膜４の選択酸化によるので、これに
よればＬＯＣＯＳのストレスが緩和でき、バーズビーク
の問題などを抑制できるため有利である。
をなすポリシリコン膜４の選択酸化によるので、これに
よればＬＯＣＯＳのストレスが緩和でき、バーズビーク
の問題などを抑制できるため有利である。
【００２６】
【発明の効果】本発明の半導体装置の製造方法は、狭い
素子間分離領域と広い素子間分離領域とを効率良く形成
することが可能で、幅狭及び幅広の複数の溝型素子間分
離領域を有する半導体装置を生産性高く製造できるとい
う効果を有する。
素子間分離領域と広い素子間分離領域とを効率良く形成
することが可能で、幅狭及び幅広の複数の溝型素子間分
離領域を有する半導体装置を生産性高く製造できるとい
う効果を有する。
【図１】 実施例−１の工程図である。
１ 半導体基板 ２ 幅の狭い素子間分離領域 ３ 幅の広い素子間分離領域 ４ ポリシリコン膜 ２１ 溝
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月６日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１その１】
【図１その２】
【図１その３】
Claims (1)
- 【請求項１】幅の狭い素子間分離領域と幅の広い素子間
分離領域とを有する半導体装置の製造方法において、 幅の狭い素子間分離領域は、半導体基板上に溝を形成し
てこの溝をＣＶＤ及びエッチバックで埋め込むことによ
り形成し、幅の広い素子間分離領域は、選択酸化により
形成するとともに、 前記溝は、半導体基板上にポリシリコン膜を設けた後形
成し、 前記幅の広い素子間分離領域は、このポリシリコン膜を
そのまま用いてこれを選択酸化することにより形成する
ことを特徴とする幅の異なる素子間分離領域を有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5587491A JPH05218191A (ja) | 1991-02-27 | 1991-02-27 | 幅の異なる素子間分離領域を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5587491A JPH05218191A (ja) | 1991-02-27 | 1991-02-27 | 幅の異なる素子間分離領域を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218191A true JPH05218191A (ja) | 1993-08-27 |
Family
ID=13011242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5587491A Pending JPH05218191A (ja) | 1991-02-27 | 1991-02-27 | 幅の異なる素子間分離領域を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041419A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법 |
| KR100713316B1 (ko) * | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체소자의 듀얼 소자분리 방법 |
-
1991
- 1991-02-27 JP JP5587491A patent/JPH05218191A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041419A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 트렌치 형성 공정 및 로코스 공정을 이용한 반도체 소자의 소자분리막 형성 방법 |
| KR100713316B1 (ko) * | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체소자의 듀얼 소자분리 방법 |
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