KR100312983B1 - 반도체장치의소자분리막형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치 소자분리(Trench Isolation) 공정에 관한 것이다. 본 발명은 트렌치 소자분리 공정시 질화막의 스트레스에 의한 웨이퍼의 뒤틀림 현상을 최소화하는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 웨이퍼의 뒤틀림 현상은 웨이퍼 전·배면의 스트레스 불균형에 기인한다. 본 발명은 이를 해결하기 위하여 트렌치 매립 직후 웨이퍼 배면의 질화막을 제거함으로써 매립된 절연막의 압축성 스트레스와 웨이퍼 전면의 질화막의 장력성 스트레스가 균형을 이루게 하여 웨이퍼의 뒤틀림 현상을 감소시킨다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치 소자분리(Trench Isolation) 공정에 관한 것이다.
트렌치 소자분리 공정은 반도체 장치의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 장치 제조 공정에의 적용이 유망한 기술이다.
첨부된 도면 도 1a 내지 도 1d는 종래의 트렌치 소자분리 공정을 도시한 것으로, 이하 이를 참조하여 종래기술 및 그 문제점을 살펴본다.
먼저, 도 1a는 실리콘 웨이퍼(10) 전·배면에 패드 산화막(11a, 11b) 및 질화막(12a, 12b)을 형성한 상태를 나타낸 것이다. 실리콘 웨이퍼(10)의 배면에도 질화막(12b)을 증착하는 이유는 질화막(12a)에 의한 스트레스의 균형을 맞추기 위함이다.
다음으로, 도 1b에 도시된 바와 같이 패드 산화막(11a) 및 질화막(12a)을 패터닝하고, 그를 식각 마스크로 사용하여 실리콘 웨이퍼(10)의 일정 두께를 선택 식각함으로써 트렌치를 형성한다. 이때, 질화막(12a, 12b)은 장력성 스트레스( tensile stress) 상태인데, 질화막(12a)이 패터닝되면서 스트레스의 균형이 깨지기 때문에 실리콘 웨이퍼(10)가 볼록하게 휘어지는 웨이퍼의 뒤틀림(wafer warpage) 현상이 유발된다.
이어서, 도 1c에 도시된 바와 같이 트렌치 측벽 희생산화 공정 및 트렌치 측벽 재산화 공정을 실시하고, 고밀도 플라즈마 산화막(14)을 증착하고 트렌치를 매립한다. 이때, 고밀도 플라즈마 산화막(14)은 압축성 스트레스(compressive stress)를 가지기 때문에 웨이퍼의 뒤틀림 현상이 더욱 심화된다. 도면 부호 '13'은 트렌치 측벽 재산화 공정에 의한 열산화막을 나타낸 것이다.
이후, 통상의 화학·기계적 연마(CMP) 공정과 질화막(12a, 12b) 및 패드 산화막(11a, 11b) 제거 공정을 실시한다.
도 1d는 도 1c의 'A' 부분의 확대도로서 웨이퍼의 뒤틀림 현상이 심화될 경우, 특히 실리콘 웨이퍼(10)의 트렌치 모서리 부분에서 결함(15)이 유발될 가능성이 커진다. 이는 단부에 스트레스가 집중되는 특성 때문이며, 이러한 실리콘 웨이퍼(10)의 결함은 게이트 산화막 및 접합층의 전기적 특성을 열화시키는 요인이 되어 소자의 신뢰도를 저하시키는 문제점이 있었다.
따라서, 본 발명은 트렌치 소자분리 공정시 질화막의 스트레스에 의한 웨이퍼의 뒤틀림 현상을 최소화하는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 트렌치 소자분리(Trench Isolation) 공정도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 트렌치 소자분리 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21a, 21b : 패드 산화막
22a, 22b : 질화막 23 : 열산화막
24 : 고밀도 플라즈마 산화막
상기 목적을 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 소자 분리막 형성방법은 웨이퍼 전면 및 배면 각각에 제1 및 제2 패드 산화막을 형성하는 제1 단계; 상기 제1 단계를 마친 상기 웨이퍼 전면 및 배면 각각에제1 및 제2 질화막을 형성하는 제2 단계; 상기 제1 질화막 및 상기 제1 패드 산화막을 패터닝하여 트렌치 마스크층을 형성하는 제3 단계; 상기 트렌치 마스크층을 식각 마스크로 사용하여 상기 웨이퍼에 트렌치를 형성하는 제4 단계; 상기 제4 단계를 마친 상기 웨이퍼 전면에 트렌치 매립 절연막을 형성하는 제5 단계; 상기 웨이퍼 배면의 상기 제2 질화막을 제거하는 제6 단계; 상기 트렌치 매립 절연물에 대하여 화학·기계적 연마 공정을 실시하여 상기 제1 질화막을 노출시키는 제7 단계; 및 상기 제1 질화막을 제거하는 제8 단계를 포함하여 이루어진다.
웨이퍼의 뒤틀림 현상은 웨이퍼 전·배면의 스트레스 불균형에 기인한다. 본 발명은 이를 해결하기 위하여 트렌치 매립 직후 웨이퍼 배면의 질화막을 제거함으로써 매립된 절연막의 압축성 스트레스와 웨이퍼 전면의 질화막의 장력성 스트레스가 균형을 이루게 하여 웨이퍼의 뒤틀림 현상을 감소시킨다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 웨이퍼(10)의 전·배면에 패드 산화막(21a, 21b) 및 질화막(22a, 22b)을 각각 50∼200Å 및 1000∼2500Å의 두께로 형성한다.
이어서, 도 2b에 도시된 바와 같이 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 질화막(22b) 및 패드 산화막(21a)을 차례로 선택 식각한다.
다음으로, 도 2c에 도시된 바와 같이 패드 산화막(21a) 및 질화막(22b)으로 이루어진 패턴을 식각 마스크로 사용하여 실리콘 웨이퍼(20)를 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
다음으로, 도 2d에 도시된 바와 같이 트렌치 측벽 희생산화 공정을 실시하여 100∼300Å 두께의 희생 열산화막(도시되지 않음)을 형성하고, 이를 습식 식각하여 제거한 다음, 트렌치 측벽 재산화 공정을 실시하여 100∼300Å 두께의 열산화막(23)을 형성한다.
계속하여, 도 2e에 도시된 바와 같이 고밀도 플라즈마 산화막(24)을 증착하여 트렌치를 매립한다.
이어서, 도 2f에 도시된 바와 같이 웨이퍼 배면의 질화막(22b)을 습식 제거한다.
다음으로, 도 2g에 도시된 바와 같이 고온 열처리를 실시하여 고밀도 플라즈마 산화막(24)을 치밀화하고, 화학·기계적 연마(CMP) 공정을 실시하여 질화막(22a)을 노출시킨다.
끝으로, 도 2h에 도시된 바와 같이 질화막(22a) 및 패드 산화막(21a, 21b)을 제거한다.
전술한 실시예에서는 고밀도 플라즈마 산화막(24)의 치밀화 공정 전에 웨이퍼 배면의 질화막(22b)을 제거하였으나, 질화막(22b)의 제거는 치밀화 공정 후에실시할 수도 있으며, 트렌치 마스크층으로 버퍼 폴리실리콘을 더 사용하거나, 질화막 상부에 산화막을 더 사용할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 스트레스 불균형에 의한 웨이퍼의 뒤틀림 현상을 최소화할 수 있으며, 이로 인하여 반도체 장치의 신뢰도를 향상시키는 효과가 있다.
Claims (7)
- 웨이퍼 전면 및 배면 각각에 제1 및 제2 패드 산화막을 형성하는 제1 단계;상기 제1 단계를 마친 상기 웨이퍼 전면 및 배면 각각에 제1 및 제2 질화막을 형성하는 제2 단계;상기 제1 질화막 및 상기 제1 패드 산화막을 패터닝하여 트렌치 마스크층을 형성하는 제3 단계;상기 트렌치 마스크층을 식각 마스크로 사용하여 상기 웨이퍼에 트렌치를 형성하는 제4 단계;상기 제4 단계를 마친 상기 웨이퍼 전면에 트렌치 매립 절연막을 형성하는 제5 단계;상기 웨이퍼 배면의 상기 제2 질화막을 제거하는 제6 단계;상기 트렌치 매립 절연물에 대하여 화학·기계적 연마 공정을 실시하여 상기 제1 질화막을 노출시키는 제7 단계; 및상기 제1 질화막을 제거하는 제8 단계를 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 제4 단계 수행 후,상기 트렌치의 측벽에 희생 산화막을 형성하는 제9 단계;상기 희생 산화막을 습식 제거하는 제10 단계; 및상기 제10 단계를 마친 상기 트렌치 측벽에 열산화막을 형성하는 제11 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 트렌치 매립 절연막은,고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제3항에 있어서,상기 제6 단계 수행 후,상기 고밀도 플라즈마 산화막을 치밀화하기 위한 열처리를 실시하는 제12 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제3항에 있어서,상기 제5 단계 수행 후,상기 고밀도 플라즈마 산화막을 치밀화하기 위한 열처리를 실시하는 제12 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서,상기 트렌치 마스크층은,상기 제1 질화막 상에 제공되는 산화막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항 또는 제6항에 있어서,상기 트렌치 마스크층은,상기 제1 패드 산화막 및 상기 제1 질화막 사이에 제공되는 버퍼 폴리실리콘막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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