KR100408863B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 반도체 기판에 형성되는 소자의 동작 전압에 따라 서로 다른 두께의 게이트 산화막을 형성하기 위하여, 패드 산화막 및 패드 질화막을 형성한 후 소정 영역의 패드 질화막 및 패드 산화막을 제거하고 소자 분리막을 형성하는 공정에서, 순수한 상태의 반도체 기판에 형성된 패드 산화막을 두꺼운 게이트 산화막의 일부로 사용하고, 패드 질화막을 이용하여 산화막과 포토 레지스트 패턴이 직접적으로 접촉하는 것을 방지하므로써 게이트 산화막의 막질을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 반도체 기판에 형성되는 소자의 동작 전압에 따라 서로 다른 두께의 게이트 산화막을 형성하는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
최근에는, 단일 게이트 산화막(Mono gate oxide)이 아닌 듀얼 게이트 산화막(Dual gate oxide)이 형성된다.
반도체 소자에서는 인가되는 전압, 즉 동작 전압에 따라 고전압 소자 영역과 저전압 소자 영역으로 나뉘며, 고전압 소자 영역과 저전압 소자 영역에는 서로 다른 두께로 게이트 산화막을 형성한다. 듀얼 게이트 산화막이란, 상기와 같이, 영역에 따라 서로 다른 두께를 가지는 게이트 산화막을 말한다. 게이트 산화막의 두께는 동작 전압 및 공정 조건에 따라 정해지며, 이하에서는 두꺼운 게이트 산화막이 형성되는 영역을 제 1 영역, 얇은 게이트 산화막이 형성되는 영역을 제 2 영역으로 구별하기로 한다.
이하, 듀얼 게이트 산화막을 형성하는 방법을 설명하기로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 공정으로 소자 분리막(도시되지 않음)이 형성된 반도체 기판(11)의 전체 구조 상에 제 1 두께의 게이트 산화막(12)을 형성한다.
소자 분리막을 형성하는 방법을 간략하게 설명하면 다음과 같다.
통상의 공정을 통해 반도체 기판(11) 상에 패드 산화막(도시되지 않음) 및 패드 질화막(도시되지 않음)을 순차적으로 형성한 후 소정 영역의 패드 질화막 및 패드 산화막을 제거하여 반도체 기판(11)의 표면을 노출시킨다. 이후 패드 질화막 및 패드 산화막이 제거된 영역에 LOCOS 공정으로 소자 분리막(도시되지 않음)을 형성하거나, 반도체 기판(11)을 식각하여 트랜치를 형성한 후 절연 물질을 매립하여 얕은 접합의 소자 분리막(Shallow Trench Isolation; STI)을 형성한다.
따라서, 제 1 두께의 게이트 산화막(12)은 순수한(Pure) 상태의 반도체 기판이 아닌 패드 질화막 및 패드 산화막의 제거 공정이 이루어진 반도체 기판(11) 상에 형성된다.
도 1b를 참조하면, 제 1 영역(A)에 포토 레지스트 패턴(13)을 형성하여 제 2 영역(B)만을 노출시킨다.
도 1c를 참조하면, 제 2 영역(B)에 형성된 제 1 두께의 게이트 산화막(12)을 습식 식각으로 제거한다. 습식 식각은 HF 용액을 이용하여 실시한다.
도 1d를 참조하면, 제 1 영역(A)에 형성된 포토 레지스트 패턴을 제거한다. 포토 레지스트 패턴은 H2SO4를 이용한 습식 식각으로 제거한다.
도 1e를 참조하면, 전체 상부에 제 2 두께의 게이트 산화막(14)을 형성하여제 1 영역(A)에는 목표 두께의 두꺼운 게이트 산화막(15)을 형성하고, 제 2 영역(B)에는 목표 두께의 얇은 게이트 산화막(14)을 형성한다. 이로써, 듀얼 게이트 산화막이 형성된다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법의 다른 실시예를 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 통상의 공정으로 소자 분리막(도시되지 않음)이 형성된 반도체 기판(21)의 전체 구조 상에 제 1 두께의 게이트 산화막(22)을 형성한다.
소자 분리막을 형성하는 방법을 상기에서 설명한 방법과 동일한 방법으로 형성한다.
이때, 제 1 두께의 게이트 산화막(22)은 순수한(Pure) 상태의 반도체 기판이 아닌 패드 질화막 및 패드 산화막의 제거 공정이 이루어진 반도체 기판(21) 상에 형성된다.
도 2b를 참조하면, 제 1 영역(A)에 포토 레지스트 패턴(23)을 형성하여 제 2 영역(B)만을 노출시킨다.
도 2c를 참조하면, 제 2 영역(B)에 형성된 제 1 두께의 게이트 산화막(22)을 건식 식각으로 제거한다. 건식 식각을 실시하여 제 1 두께의 게이트 산화막(22)을 제거할 경우 제 2 영역(B)의 반도체 기판(11)에 식각 손상이 발생된다.
도 2d를 참조하면, 제 1 영역(A)에 형성된 포토 레지스트 패턴을 제거한다. 포토 레지스트 패턴은 H2SO4를 이용한 습식 식각으로 제거한다.
도 2e를 참조하면, 전체 상부에 제 2 두께의 게이트 산화막(24)을 형성하여 제 1 영역(A)에는 목표 두께의 두꺼운 게이트 산화막(25)을 형성하고, 제 2 영역(B)에는 목표 두께의 얇은 게이트 산화막(24)을 형성한다. 이로써, 듀얼 게이트 산화막이 형성된다.
상기의 공정에서, 제 1 두께의 게이트 산화막의 상부 표면에서는 포토 리소그라피 공정과 포토 레지스트 패턴 제거 공정이 이루어지므로 제 1 두께의 게이트 산화막의 막질을 저하시킨다. 이 상태에서, 상부에 제 2 두께의 게이트 산화막을 형성하여 두꺼운 게이트 산화막을 형성할 경우 우수한 막질의 두꺼운 게이트 산화막을 얻기 어렵다. 또한, 제 1 두께의 게이트 산화막 상부에 형성된 포토 레지스트 패턴을 제거할 때 포토 레지스트 패턴이 완전히 제거되지 않으며, 후속의 세정 공정에서도 같은 현상이 발생될 수 있다. 이러한 현상은 후속으로 제 1 두께의 게이트 산화막의 상부에 형성되는 제 2 두께의 게이트 산화막의 막질(Quality)을 저하시켜 우수한 막질의 두꺼운 게이트 산화막을 얻기 어렵다.
제 2 영역(B)에 형성되는 얇은 게이트 산화막은 순수한 상태의 반도체 기판 상에 형성되는 것이 아니라 제 1 두께의 게이트 산화막을 제거하기 위한 습식 식각이나 건식 식각이 실시된 상태의 제 2 영역(B)에 형성되므로 막질 특성이 우수한 게이트 산화막을 형성하기 어렵다.
게이트 산화막의 막질 특성은 소자의 특성 및 소자의 안정성과 수율에 직접적인 영향을 준다. 따라서, 상기와 같이 게이트 산화막의 막질이 저하되면 공정의신뢰성 및 소자의 전기적 특성을 저하시킨다.
따라서, 본 발명은 패드 산화막 및 패드 질화막을 형성한 후 소정 영역의 패드 질화막 및 패드 산화막을 제거하고 소자 분리막을 형성하는 공정에서, 순수한 상태의 반도체 기판에 형성된 패드 산화막을 두꺼운 게이트 산화막의 일부로 사용하고, 패드 질화막을 이용하여 산화막과 포토 레지스트 패턴이 직접적으로 접촉하는 것을 방지하므로써 상기의 문제점을 해결하고, 게이트 산화막의 막질을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법의 다른 실시예를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31 : 반도체 기판 12, 22 : 제 1 두께의 게이트 산화막
13, 23, 35 : 포토 레시스트 패턴
14, 24, 36 : 제 2 두께의 게이트 산화막
15, 25, 37 : 두꺼운 게이트 산화막
32 : 패드 산화막 33 : 패드 질화막
34 : 소자 분리막
본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은 형성되는 게이트 산화막의 두께에 따라 제 1 영역과 제 2 영역으로 나뉘어진 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 제 1 단계, 반도체 기판의 소정 영역에 소자 분리막을 형성하는 제 2 단계, 제 2 영역의 패드 질화막 및 패드 산화막을 제거하는 제 3 단계, 제 1 영역의 패드 질화막을 제거하는 제 4 단계 및 전체 상부에 산화막을 형성하여 제 1 영역에는 패드 산화막 및 산화막으로 이루어진 제 1 두께의 게이트 산화막을 형성하고, 제 2 영역에는 산화막으로 제 2 두께의 게이트 산화막을 형성하는 제 5 단계로 이루어지는 것을 특징으로 한다.
제 2 영역의 패드 질화막은 건식 식각으로 제거하며, 제 2 영역의 패드 산화막은 HF 용액을 이용한 습식 식각으로 제거한다.
제 1 영역의 패드 질화막은 인산을 이용한 습식 식각으로 제거한다.
제 1 및 제 2 두께의 게이트 산화막은 각각의 영역에 형성되는 소자의 동작 전압에 따라 그 두께가 결정된다.
제 3 단계는 제 1 영역에 포토 레지스트 패턴을 형성하여 제 2 영역만을 개방시킨 상태에서 이루어지며, 제 1 영역의 패드 산화막은 상부의 패드 질화막에 의해 포토 레지스트 패턴과 접촉하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 소자 분리막을 형성하기 위하여 반도체 기판(31) 상부에 제 1 두께의 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한다.
소자 분리막을 형성하는 공정은 반도체 소자를 형성하기 위한 공정 중 가장 먼저 실시되는 공정이며, 이 중에서 패드 산화막(32)을 형성하는 공정은 소자 분리막을 형성하는 공정 중 가장 먼저 실시되는 공정이다. 따라서, 패드 산화막(32)은 어떠한 공정도 실시되지 않은 순수한(Pure) 상태의 반도체 기판(31) 상에 형성된다.
도 3b를 참조하면, 통상의 공정으로 반도체 기판(31)의 소자 분리 영역에 소자 분리막(34)을 형성한다.
소자 분리막(34)을 형성하는 방법을 간략하게 설명하면 다음과 같다.
통상의 공정을 통해 반도체 기판(31) 상에 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한 후 소정 영역의 패드 질화막(33)을 제거한다. 이후 패드 질화막(33)이 제거된 영역, 즉 소자 분리 영역에 LOCOS 공정으로 소자 분리막을 형성하거나, 반도체 기판(31)을 소정 깊이로 식각하여 트랜치(도시되지 않음)를 형성한 후 절연 물질을 매립하여 얕은 접합의 소자 분리막(Shallow Trench Isolation; STI)을 형성한다.
도 3c를 참조하면, 포토 리소그라피/식각 공정으로 제 1 영역(A)에 포토 레지스트 패턴(35)을 형성하여 제 2 영역(B)만을 노출시킨다. 이후, 제 2 영역(B)의 패드 질화막(33)을 제거한다.
패드 질화막(33)은 건식 식각으로 제거한다. 제 2 영역(B)의 패드 질화막(33)이 제거되면서, 패드 질화막(33)은 제 1 영역(A) 제 2 영역(B)을 정의하는 마스크 역할을 한다.
이때, 제 1 영역(A)의 패드 산화막(32)의 상부에는 패드 질화막(33)이 잔류하므로 패드 질화막(33)에 의해 패드 산화막(32)과 포트 레지스트 패턴(35)이 접촉하지 않고 격리된다.
도 3d를 참조하면, 패드 질화막(33)을 제거하면서 노출된 제 2 영역(B)의 패드 산화막(32)을 제거한다.
이때, 패드 산화막(32)을 건식 식각으로 제거할 경우 반도체 기판(31)의 표면에 식각 손상이 발생된다. 식각 손상이 발생되면, 후속 공정에서 형성되는 게이트 산화막의 막질이 저하되는 문제점이 있다. 따라서, 패드 산화막(32)은 반도체 기판(31)의 식각 손상이 거의 없는 HF 용액을 이용한 습식 식각으로 제거한다. 이후 제 1 영역(A)에 형성된 포토 레지스트 패턴(33)도 제거한다.
도 3e를 참조하면, 제 1 영역(A)에 형성된 패드 질화막(33)을 제거한다. 패드 질화막은 인산(H3PO4)을 이용한 습식 식각으로 제거한다.
이때, 인산을 이용한 습식 식각은 질화막에 대한 인산의 선택비로 인하여 하부의 패드 산화막(32)에는 식각 손상이나 손실을 주지 않는다. 따라서, 제 1 영역(A)의 패드 산화막(32)은 거의 식각되지 않으며, 이로 인해 산화막의 두께를 제어하기가 용이하다.
도 3f를 참조하면, 전체 상부에 제 2 두께의 게이트 산화막(36)을 형성하여 제 1 영역(A)에는 목표 두께의 두꺼운 게이트 산화막(37)을 형성하고, 제 2 영역(B)에는 목표 두께의 얇은 게이트 산화막(36)을 형성한다. 이로써, 제 1 영역(A)에는 제 1 두께의 패드 산화막(32)과 제 2 두께의 게이트 산화막(36)으로 이루어진 두꺼운 게이트 산화막(37)이 형성되고, 제 2 영역(B)에는 제 2 두께의 게이트 산화막(36)이 얇은 게이트 산화막으로 사용되어, 두꺼운 게이트 산화막(37) 및 얇은 게이트 산화막(36)으로 이루어진 듀얼 게이트 산화막이 형성된다.
상술한 바와 같이, 본 발명은 게이트 산화막을 형성하는 과정에서 포토 레지스트 패턴이 산화막과 접촉하는 것을 방지하여 게이트 산화막의 막질이 저하되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.
Claims (6)
- 형성되는 게이트 산화막의 두께에 따라 제 1 영역과 제 2 영역으로 나뉘어 형성될 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 제 1 단계;상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 제 2 단계;상기 제 1 영역 상부에 포토레지스트막을 형성하는 제 3 단계;상기 제 2 영역의 패드 질화막 및 패드 산화막을 제거하는 제 4 단계;상기 제 1 영역의 상기 포토레지스트막 및 상기 패드 질화막을 제거하는 제 5 단계 및전체 상부에 산화막을 형성하여 상기 제 1 영역에는 상기 패드 산화막 및 상기 산화막으로 이루어진 제 1 두께의 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 산화막으로 제 2 두께의 게이트 산화막을 형성하는 제 6 단계로 이루어져,소자 분리막을 형성하는 단계에서 사용된 상기 패드 산화막이 상기 제 1 두께의 게이트 산화막의 일부분으로 형성되며, 상기 패드 산화막은 상기 패드 질화막에 의해 상기 포토 레지스트 패턴과 접촉하지 않는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 2 영역의 패드 질화막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 2 영역의 패드 산화막은 HF 용액을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 영역의 상기 패드 질화막은 인산을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 두께의 게이트 산화막은 각각의 영역에 형성되는 소자의 동작 전압에 따라 그 두께가 결정되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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