KR20000028124A - 반도체 소자의 트렌치 소자 분리 방법 - Google Patents

반도체 소자의 트렌치 소자 분리 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 트렌치 소자 분리 방법은, 반도체 기판상에 패드 산화막을 형성하는 단계와, 패드 산화막상에 제1, 제2 및 제3층을 순차적으로 포함하는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각 마스크로 패드 산화막 및 반도체 기판을 식각하여 일정 깊이의 트렌치를 형성하는 단계와, 마스크막 패턴의 제1 층 및 제3 층을 선택적으로 식각하는 단계와, 트렌치의 측벽과 선택적으로 식각된 제1 층 및 제3 층의 측벽 및 제2 층의 측벽에 산화막을 형성하는 단계와, 산화막상에 절연막을 트렌치에 완전히 매몰되도록 형성하는 단계와, 마스크막 패턴을 제거하는 단계, 절연막 및 산화막을 에치백하는 단계를 포함한다.

Description

반도체 소자의 트렌치 소자 분리 방법
본 발명은 반도체 소자의 트렌치 소자 분리 방법에 관한 것으로서, 더 상세하게는 트렌치내의 산화막이 후속 식각 공정에 의해 리세스(recess)되지 않도록 하는 반도체 소자의 트렌치 소자 분리 방법에 관한 것이다.
일반적으로, 트렌치 소자 분리 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 이 트렌치 내에 절연막을 형성함으로써 반도체 소자의 활성 영역 사이를 분리시키는 방법이다. 종래에는 상기 트렌치를 형성하기 위하여, 반도체 기판상에 패드 산화막을 형성한 후에, 패드 산화막상에 단일층으로 이루어진 마스크막 패턴을 형성하였다. 통상적으로 마스크막 패턴으로는 질화막 패턴을 사용하였다. 그리고 마스크막 패턴을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치 내에 산화막 및 절연막을 순차적으로 형성하였다.
그런데, 이와 같은 종래 트렌치 소자 분리 방법은 후속 공정에서 마스크막 패턴으로 사용되는 질화막 패턴의 제거와 질화막 패턴으로 인한 패드 산화막의 결함을 제거하기 위한 희생 산화막 형성 및 제거 공정에서 필연적으로 습식 식각 공정이 수반된다. 그리고, 이와 같은 후속 공정의 습식 식각 공정에 의해 트렌치 내의 산화막 일부가 리세스된다는 문제점이 발생한다. 즉, 도 1에 도시된 바와 같이, 반도체 기판(1)과 트렌치(2)내의 절연막(3) 사이의 산화막(2)의 일부(도면에서 A로 표시된 부분)가 움푹 패인 형태가 된다. 이는 후속 공정의 습식 식각 공정 중에 사용되는 식각액에 의해 산화막(2)의 일부가 식각됨으로써 발생되는 현상으로, 결국 반도체 소자의 특성을 저하시키는 역할을 한다. 예컨대 모스 트랜지스터인 경우에는 협폭 효과(narrow width effect), 즉 트랜지스터의 폭이 감소함에 따라 문턱 전압이 감소하는 효과가 발생시키고, 게이트와 드레인 사이에 험프(hump)라고 불리는 이상 전류 특성이 유발하며, 그리고 게이트 산화막의 절연 특성을 크게 열화시키는 것으로 알려져 있다.
본 발명이 이루고자 하는 기술적 과제는 후속 공정인 습식 식각 공정에서 트렌치내의 산화막이 리세스되지 않도록 하는 반도체 소자의 트렌치 소자 분리 방법을 제공하는 것이다.
도 1은 종래의 트렌치 소자 분리 방법의 문제점을 설명하기 위한 도면이다.
도 2 내지 도 7은 본 발명에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명에 따른 트렌치 소자 분리 방법에 따라 후속 공정의 습식 식각 공정을 수행한 후에도 트렌치내의 산화막이 리세스되지 않은 것을 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100...반도체 기판 110...패드 산화막
120, 120', 120"...마스크막 패턴 130...트렌치
140...산화막 150...열산화막
160...절연막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법은, (가) 반도체 기판상에 패드 산화막을 형성하는 단계; (나) 상기 패드 산화막상에 제1, 제2 및 제3층을 순차적으로 포함하는 마스크막 패턴을 형성하는 단계; (다) 상기 마스크막 패턴을 식각 마스크로 상기 패드 산화막 및 반도체 기판을 식각하여 일정 깊이의 트렌치를 형성하는 단계; (라) 상기 마스크막 패턴의 제1 층 및 제3 층을 선택적으로 식각하는 단계; (마) 상기 트렌치의 측벽과 상기 선택적으로 식각된 제1 층 및 제3 층의 측벽 및 제2 층의 측벽에 산화막을 형성하는 단계; (바) 상기 산화막상에 절연막을 상기 트렌치에 완전히 매몰되도록 형성하는 단계; (사) 상기 마스크막 패턴을 제거하는 단계; 및 (아) 상기 절연막 및 산화막을 에치백하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 마스크막 패턴의 제1 층 및 제3 층은 질화막 패턴이고, 제2 층은 실리콘막 패턴인 것이 바람직하다. 상기 단계 (라)는 습식법을 사용하여 수행하는 것이 바람직하다. 그리고 상기 단계 (마)에서 산화막은 열산화막인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2 내지 도 7은 본 발명에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 결정 방향이 (100)방향인 실리콘으로 이루어진 반도체 기판(100)상에 패드 산화막(110)을 형성한다. 이어서, 패드 산화막(110)상에 마스크막(120)을 형성한다. 여기서, 마스크막(120)은 제1 층(121), 제2 층(122) 및 제3 층(123)을 포함하는 다층 구조로 형성된다. 제2 층(122)은 실리콘막으로 형성하는 것이 바람직하다. 그리고 제1 층(121) 및 제3 층(123)은 동일한 물질로 형성된 층들로서, 제2 층(122)과 식각 선택비가 있는 물질로 형성된다. 제2 층(122)이 실리콘막으로 형성된 경우에, 제1 층(121) 및 제3 층(123)은 질화막으로 형성하는 것이 바람직하다.
다음에 도 3을 참조하면, 상기 마스크막(120)을 패터닝하여 마스크막 패턴(120')을 형성한다. 이를 위하여, 마스크막(도 2의 120)상에 포토레지스트막(미도시)을 형성한다. 그리고 통상의 리소그라피법을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴을 식각 마스크로 마스크막(도 2의 120)을 식각하여 마스크막 패턴(120')을 형성한다. 그리고 포토레지스트막 패턴을 제거한다. 이와 같이 마스크막 패턴(120')이 형성되면, 마스크막 패턴(120')을 식각 마스크로 패드 산화막(도 2의 110) 및 반도체 기판(100)을 식각하여 일정 깊이의 트렌치(130)를 형성한다.
다음에 도 4를 참조하면, 마스크막 패턴(120')의 제1 층(도 3의 121') 및 제3 층(도 3의 123)을 선택적으로 식각한다. 식각 방법으로는 제2 층(122')과의 식각 선택비가 높은 식각액을 사용한 습식법을 사용한다. 그러면, 마스크막 패턴(120')의 제1 층(도 3의 121') 및 제3 층(도 3의 123)은 일정 폭만큼 리세스된다. 이어서, 트렌치 형성 과정에서 발생되는 반도체 기판(100)내의 스트레스를 억제하기 위하여 트렌치(130) 내벽에 얇은 산화막(140)을 형성한다. 마스크막 패턴(120")의 제2 층(122')이 실리콘막으로 형성된 경우에는 제2 층(122')의 측벽에도 동시에 상기 산화막(140)이 형성된다.
다음에 도 5를 참조하면, 트렌치(130)의 측벽과 마스크막 패턴(120")의 제1 층(121"), 제2 층(122') 및 제3 층(123")의 측벽에 열산화막(150)을 형성한다. 이 때, 열산화막(150)의 팽창되는 부피로 인하여 제2 층(122')의 단부에서의 두께가 감소한다. 이 열산화막(150)의 일부는 후속 공정인 습식 식각 공정에서의 식각액에 의해 먼저 식각되며, 이로 인하여 트렌치(130)와 반도체 기판(100)의 활성 영역 사이가 리세스되지 않는다. 따라서, 열산화막(150)의 두께 등과 같은 크기는 후속 공정인 습식 식각 공정에서 트렌치(130)와 반도체 기판(100)의 활성 영역 사이가 리세스되지 않을 정도로 형성되도록 하는 것이 바람직하다.
다음에 도 6을 참조하면, 열산화막(150)상에 절연막(160)을 트렌치(130)에 완전히 매몰되도록 형성한다. 이어서, 제3 층(123")상을 덮는 절연막(160)을 제거하기 위하여 평탄화 공정을 수행한다. 이 때 평탄화 종료점은 마스크막 패턴(120")의 제3 층(123") 상부 표면이 되도록 하여 평탄화한다.
다음에 도 7을 참조하면, 마스크막 패턴(120")을 습식 식각법 및 건식 식각법을 사용하여 완전히 제거한다. 그리고 에치백 공정을 수행하면 본 발명에 따른 트렌치 소자 분리 방법이 완료된다.
도 8은 본 발명에 따른 트렌치 소자 분리 방법에 의해 필드 영역과 활성 영역 사이가 리세스되지 않은 것을 나타낸 도면이다.
도 8에 도시된 바와 같이, 후속 공정인 습식 식각 공정을 수행하더라도, 상부로 돌출되어 형성된 열산화막이 먼저 식각되므로 트렌치(130)내의 절연막(160)과 반도체 기판(100)의 활성 영역 사이의 산화막(150)은 리세스되지 않는다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법은, 트렌치 내에 형성되는 산화막을 트렌치 외부에 일정 크기로 확장하여 형성함으로써 후속 공정인 습식 식각 공정에 의해 트렌치내의 산화막이 리세스되는 현상을 방지할 수 있다.

Claims (4)

  1. (가) 반도체 기판상에 패드 산화막을 형성하는 단계;
    (나) 상기 패드 산화막상에 제1, 제2 및 제3층을 순차적으로 포함하는 마스크막 패턴을 형성하는 단계;
    (다) 상기 마스크막 패턴을 식각 마스크로 상기 패드 산화막 및 반도체 기판을 식각하여 일정 깊이의 트렌치를 형성하는 단계;
    (라) 상기 마스크막 패턴의 제1 층 및 제3 층을 선택적으로 식각하는 단계;
    (마) 상기 트렌치의 측벽과 상기 선택적으로 식각된 제1 층 및 제3 층의 측벽 및 제2 층의 측벽에 산화막을 형성하는 단계;
    (바) 상기 산화막상에 절연막을 상기 트렌치에 완전히 매몰되도록 형성하는 단계;
    (사) 상기 마스크막 패턴을 제거하는 단계; 및
    (아) 상기 절연막 및 산화막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
  2. 제1항에 있어서,
    상기 마스크막 패턴의 제1 층 및 제3 층은 질화막 패턴이고, 제2 층은 실리콘막 패턴인 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
  3. 제1항에 있어서,
    상기 단계 (라)는 습식법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
  4. 제1항에 있어서,
    상기 단계 (마)에서 산화막은 열산화막인 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리 방법.
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KR100577305B1 (ko) * 2004-12-21 2006-05-10 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법

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