KR19990069451A - 트렌치 소자분리 방법 - Google Patents
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Abstract
본 발명은 트렌치 소자분리 방법에 관한 것으로, 반도체기판 상에 식각마스크층을 형성하는 단계와, 식각마스크층의 소정영역을 선택적으로 과도식각하여 반도체기판의 소정영역을 노출시킴과 동시에 노출된 반도체기판의 표면을 리세스시키는 식각마스크층 패턴을 형성하는 단계와, 식각마스크층 패턴을 등방성 식각하여 리세스된 영역의 주변의 반도체기판 표면을 노출시키는 변형된 식각마스크층 패턴을 형성하는 단계와, 변형된 식각마스크층 패턴을 식각 마스크로하여 노출된 반도체기판을 식각함으로써 둥근 상부 코너부분을 갖는 트렌치 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 소자분리 방법에 관한 것으로, 특히 트렌치 소자분리 방법에 관한 것이다.
반도체소자를 구성하는 모스 트랜지스터들은 서로 소자분리막에 의해 격리된다. 소자분리막은 반도체소자의 동작전압의 약 2배에 해당하는 높은 전압에 견딜수 있도록 두껍게 형성하여야 하며, 집적도를 향상시킬 수 있도록 매우 좁은 폭으로 형성하여야 한다. 이와 같이 좁고 두꺼운 소자분리막을 형성하기에 적합한 소자분리 방법으로 트렌치 소자분리 기술이 제안된 바 있다. 트렌치 소자분리 방법은 반도체기판의 소정영역을 식각하여 좁고 깊은 트렌치 영역을 형성하는 공정과 상기 트렌치 영역을 채우는 절연체막을 형성하는 공정으로 이루어진다.
도 1은 종래의 트렌치 소자분리 방법을 적용하여 모스 트랜지스터를 형성한 결과물의 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우는 소자분리막(3)을 형성한다. 그리고, 상기 소자분리막(3)들 사이의 활성영역 표면에 게이트 산화막(5)을 형성한 다음, 상기 게이트 산화막(5)의 소정영역을 지나는 게이트 전극(7)을 형성한다. 여기서, 상기 반도체기판(1)의 소정영역을 식각하여 트렌치 영역을 형성하고 나면, 도 1에 도시된 바와 같이 활성영역의 가장자리 상부코너(A)가 거의 직각을 이루는 형태로 형성된다. 이에 따라, 게이트 전극(7)에 소정의 전압을 인가하면, 활성영역 가장자리, 즉 채널영역의 가장자리 코너(A) 부분에서 높은 전계가 형성된다. 결과적으로, 게이트 전극(7)에 문턱전압 이하의 전압이 가해질지라도, 채널영역의 가장자리에 채널이 형성되어 트랜지스터의 소오스 영역 및 드레인 영역 사이에 원하지 않는 누설전류가 흐른다. 특히, 채널폭이 좁은 트랜지스터일수록 상기한 현상이 심하게 발생된다. 이러한 현상을 역협폭효과(inverse narrow effect)라 부른다. 또한, 채널영역의 가장자리에 형성된 게이트 산화막은 채널영역의 가운데 부분에 형성된 게이트 산화막보다 높은 전계가 인가된다. 따라서, 채널영역 및 게이트 전극 사이에 누설전류가 흐를 수 있으므로 트랜지스터의 특성을 저하시킨다.
상술한 바와 같이 종래의 트렌치 소자분리 방법에 의하면, 트렌치 영역의 상부 코너부분이 일정각도를 갖는 형태로 형성되므로 모스 트랜지스터의 특성이 저하되는 문제점이 있다.
본 발명의 목적은 모스 트랜지스터의 특성을 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 식각마스크층을 형성하는 단계와, 상기 식각마스크층의 소정영역을 선택적으로 과도식각하여 상기 반도체기판의 소정영역을 노출시킴과 동시에 상기 노출된 반도체기판의 표면을 리세스시키는 식각마스크층 패턴을 형성하는 단계와, 상기 식각마스크층 패턴을 등방성 식각하여 상기 리세스된 영역의 주변의 반도체기판 표면을 노출시키는 변형된 식각마스크층 패턴을 형성하는 단계와, 상기 변형된 식각마스크층 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써 둥근 상부 코너부분을 갖는 트렌치 영역을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 식각마스크층(13) 및 포토레지스트 패턴(PR)을 형성하는 단계를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체기판(11), 예컨대 실리콘기판 상에 식각마스크층(13)을 형성한다. 식각 마스크층(13)은 상기 반도체기판(11)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 산화막, 실리콘 옥시나이트라이드막 또는 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 식각 마스크층(13) 상에 포토레지스트막을 도포하고, 이를 사진공정으로 패터닝하여 상기 식각 마스크층(13)의 소정영역을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
도 3은 변형된 식각마스크층 패턴(13a)을 형성하는 단계를 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로하여 상기 노출된 식각마스크층(13)을 과도식각하여 상기 반도체기판(11)의 소정영역을 노출시키는 식각마스크층 패턴을 형성한다. 이때, 상기 노출된 식각마스크층(13)의 측벽은 도 3에 도시된 바와 같이 경사지도록 형성하는 것이 바람직하다. 예를 들어, 상기 식각마스크층(13)이 실리콘 산화막인 경우에는 CHF3가스를 사용하는 경사식각(slope etch)을 실시한다. 상기 식각 마스크층(13)을 과도식각하면, 도 3에 도시된 바와 같이 노출되는 반도체기판(11)의 표면 역시 식각되어 리세스된 영역이 형성된다. 이어서, 상기 포토레지스트 패턴(PR)을 제거하고, 상기 식각 마스크층 패턴(13a)을 등방성 식각하여 상기 리세스된 영역의 주변의 반도체기판(11), 즉 도 3에서 참조부호 B로 표시한 부분을 노출시키는 변형된 식각 마스크층 패턴(13a)을 형성한다.
도 4는 트렌치 영역(T)을 형성하는 단계를 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 변형된 식각마스크층 패턴(13a)을 식각 마스크로하여 상기 노출된 반도체기판(11) 건식식각하여 트렌치 영역(T)를 형성한다. 이때, 상기 변형된 식각마스크층 패턴(13a)에 의해 노출된 반도체기판(11)의 표면은 리세스된 영역 및 그 주변의 반도체기판 표면의 높이가 서로 다른 형태를 보여서, 식각이온에 노출되는 각도가 크므로 트렌치 영역(T)의 상부 코너(C) 부분이 둥글게 형성된다. 이어서, 도시하지는 않았지만 상기 둥근 상부 코너(C)을 갖는 트렌치 영역(T)을 채우는 소자분리막을 형성한다. 그리고, 서로 이웃한 트렌치 영역(T) 사이의 활성영역 표면에 게이트 절연막 및 게이트 전극을 형성함으로써 모스 트랜지스터를 완성한다.
상기한 본 발명을 적용하여 모스 트랜지스터를 형성하면, 트렌치 영역의 상부 코너가 둥근 형태를 가지므로 모스 트랜지스터의 채널 영역 가장자리와 게이트 전극 사이의 전계를 보다 더 완화시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상기한 바와 같이 본 발명에 따르면, 트렌치 영역의 상부코너를 둥글게 형성할 수 있다. 이에 따라, 모스 트랜지스터의 채널영역 가장자리와 게이트 전극 사이의 전계를 완화시킬 수 있다. 결과적으로, 모스 트랜지스터의 역협폭효과를 개선시킬 수 있음은 물론, 게이트 절연막을 통하여 흐르는 누설전류 또한 감소시킬 수 있다.
Claims (3)
- 반도체기판 상에 식각마스크층을 형성하는 단계;상기 식각마스크층의 소정영역을 선택적으로 과도식각하여 상기 반도체기판의 소정영역을 노출시킴과 동시에 상기 노출된 반도체기판의 표면을 리세스시키는 식각마스크층 패턴을 형성하는 단계;상기 식각마스크층 패턴을 등방성 식각하여 상기 리세스된 영역의 주변의 반도체기판 표면을 노출시키는 변형된 식각마스크층 패턴을 형성하는 단계; 및상기 변형된 식각마스크층 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써 둥근 상부 코너부분을 갖는 트렌치 영역을 형성하는 단계를 포함하는 트레치 소자분리 방법.
- 제1항에 있어서, 상기 반도체기판은 실리콘 기판인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제2항에 있어서, 상기 식각마스크층은 실리콘 산화막, 실리콘 옥시나이트라이드막, 및 실리콘 질화막으로 이루어진 일 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
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KR1019980003720A KR19990069451A (ko) | 1998-02-09 | 1998-02-09 | 트렌치 소자분리 방법 |
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KR1019980003720A KR19990069451A (ko) | 1998-02-09 | 1998-02-09 | 트렌치 소자분리 방법 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010058429A (ko) * | 1999-12-27 | 2001-07-06 | 박종섭 | 반도체소자의 격리영역 형성방법 |
KR100524459B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성 방법 |
KR100567054B1 (ko) * | 1999-12-27 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 격리영역 형성방법 |
-
1998
- 1998-02-09 KR KR1019980003720A patent/KR19990069451A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100524459B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성 방법 |
KR20010058429A (ko) * | 1999-12-27 | 2001-07-06 | 박종섭 | 반도체소자의 격리영역 형성방법 |
KR100567054B1 (ko) * | 1999-12-27 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 격리영역 형성방법 |
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