KR20050011487A - 반도체 소자의 소자분리막 형성방법 - Google Patents
반도체 소자의 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR20050011487A KR20050011487A KR1020030050619A KR20030050619A KR20050011487A KR 20050011487 A KR20050011487 A KR 20050011487A KR 1020030050619 A KR1020030050619 A KR 1020030050619A KR 20030050619 A KR20030050619 A KR 20030050619A KR 20050011487 A KR20050011487 A KR 20050011487A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- oxide film
- pad
- pad nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000002955 isolation Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims abstract description 12
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막의 측벽을 제거하는 단계; 상기 트렌치 표면에 희생산화막을 형성하는 단계; 상기 패드질화막 및 희생산화막 표면에 질화막을 형성하는 단계; 상기 질화막 표면에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계; 상기 패드질화막이 노출되도록 산화막의 표면을 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트(Moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 종래의 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 다음, 소자분리 영역에 해당하는 기판부분이 노출되도록 상기 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(4)를 형성한다. 이어서, 도 1b에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치를 완전 매립하도록 기판의 전 영역 상에 HDP(High Density Plasma) 산화막(5)을 증착한다. 이때, 트렌치(4) 영역 부분에 매립된 HDP 산화막(5)은 필드 산화막과 같이 소자간의 절연막 역할을 하게 된다.
그 다음, 도 1c에 도시된 바와 같이, HDP 산화막(5)이 얇은 트렌치 영역 부분에 감광막 패턴(7)을 형성하고 HDP 산화막(5)이 두꺼운 실리콘 기판 영역은 노출시킨다.이어서, 도 1d에 도시된 바와 같이, 패드질화막(3)이 노출되도록 HDP 산화막(5)을 CMP(Chemical Mechanical Polishing) 한다.
그 다음, 도 1e에 도시된 바와 같이, 트렌치 식각시 식각 장벽으로 이용된 패드질화막(3)을 제거하여 트랜치형의 소자분리막(5a)을 형성한다.
그러나, 도 1b에서와 같이, 트렌치 영역 부분에 매립된 HDP 산화막보다 실리콘 기판 영역의 HDP 산화막이 더 두껍기 때문에 바로 CMP를 진행하게 되면, 필드 산화막 위로 디싱(Dishing)이 심하게 발생하여 평탄화가 되지 않는다.
또한, 도 1c에서와 같이, HDP 산화막이 얇은 트렌치 영역 부분에 감광막 패턴을 형성하고 HDP 산화막이 두꺼운 실리콘 기판 영역은 노출시킨 후에 감광막 물질을 도포하고, 포토리소그라피 공정 기술에 의한 노광 및 현상 공정을 거쳐 식각을 진행하는 경우에 HDP 산화막의 가장자리 부분(A)에 플라즈마 이온이 집중되고 이로 인해 식각이 빠르게 진행되어 마이크로 트렌치(Micro Ternch)가 발생하게 된다.
그리고, 도 1d에서와 같이, HDP 산화막을 CMP하여 평탄화 시킬 때에 마이크로 트렌치에 의한 영향으로 인해 질화막 가장자리 부분(B)에서 침식(Attack)이 발생한다.
더욱이, 도 1e에서와 같이, 질화막 제거시 HDP 산화막의 가장자리 부분(A)에 마이크로 트렌치(Micro Ternch) 발생으로 인해 트렌치에 인접한 실리콘 기판 영역의 가장자리 부분(C)에 침식이 발생한다.따라서, 전류와 전압 곡선의 험프(Hump)현상, 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역 경계에서의 발생하는 모트를 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 반도체 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 감광막 패턴
27 : 희생산화막 29 : 질화막
31 : 폴리실리콘층
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막의 측벽을 제거하는 단계; 상기 트렌치 표면에 희생산화막을 형성하는 단계; 상기 패드질화막 및 희생산화막 표면에 질화막을 형성하는 단계; 상기 질화막 표면에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계; 상기 패드질화막이 노출되도록 산화막의 표면을 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 바람직한 실시예는, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 노출된 패드질화막(23) 부분 및 그 아래의 패드산화막(22) 부분을 순차적으로 식각한 후 계속해서 노출된 기판 부분을 식각하여 트렌치(25)를 형성한다. 이때, 패드질화막(23) 식각시에는 건식 방식에 따라 CHF3/CF4/O2/Ar과 같이 활성화된 플라즈마를 사용하여 로코스(LOCOS) 공정을 수행하며, 이때에 CHF3및 CF4대신 "CxFy"를 사용할 수 있다. 여기에서, x, y는 자연수를 말한다.
또한, 트렌치(25) 식각시 건식 방식에 따라 Cl2/HBr/He-O2/Ar과 같이 활성화된 플라즈마를 사용하여 식각 공정을 진행한다. 이때, 활성화된 플라즈마에 He-O2대신 O2를 사용할 수 있으며, Cl2/O2/Ar만으로 사용 가능하다. 그리고, 플라즈마에 N2를 추가할 수 있다. 이어서, 도 2c에 도시된 바와 같이, 트렌치 식각 후에 다운 플로우(Down Flow) 방식에 따라 CF4및 O2가스를 사용하여 패드질화막(23)의 측벽을 얇게 식각한다. 이때, 패드질화막(23) 및 패드산화막(21)의 식각 선택비가 약 12:1 이상의 비율이므로, 패드질화막(23)의 식각 속도가 빠르게 진행되어 패드산화막(22)이 식각된다. 또한, 패드산화막(22)이 식각됨에 따라 실리콘 기판 영역(A)이 드러나게 된다.
그 다음, 도 2d에 도시된 바와 같이, 패드질화막(23)의 측벽을 식각한 후에 실리콘 기판 영역(A) 및 트렌치(25) 표면에 희생산화막(27)을 형성한다. 그 이유는 희생산화막(27)을 형성하여 샤프한 프로파일을 가지는 트렌치(25)에 인접한 실리콘 기판의 가장자리 부분(B)을 라운드지게 하고, 질화막을 증착하는 후속공정에서 웨이퍼의 스트레스(Stress)를 방지하기 위해서이다.
이어서, 도 2e에 도시된 바와 같이, 패드질화막(23) 및 희생산화막(27) 표면에 질화막(29)을 증착하고 계속해서 질화막(29) 위에 폴리실리콘층(31)을 증착한다. 이때, 질화막(29) 위에 폴리실리콘층(31)을 증착하는 이유는 후속공정에서 산화 속도를 빠르게 하기 위해서이다. 또한, 폴리실리콘층(31)을 증착할 때에 이온을 주입할 수 있다. 이온을 주입하는 이유는 일반적인 실리콘 성분이 있는 필름(Film)보다 이온을 주입한 필름의 실리콘 결합 구조가 상대적으로 약하여 산화 성장속도가 약 3배정도 빠르기 때문이다.
그 다음, 도 2f에 도시된 바와 같이, 폴리실리콘층(31)에 산화 공정을 진행하면, 폴리실리콘층이 산화막(35)으로 변하게 된다. 이때, 초기 폴리실리콘층(A)을 기준으로 하여 초기 폴리실리콘층(A) 상부 부분에 60%, 하부 부분에 40%의 비율로 산화막(35)이 형성되어 진다.이어서, 도 2g에 도시된 바와 같이, 산화 공정이 완전히 진행되고 나면 초기 폴리실리콘층(A)을 기준으로 하여 상부 부분에 60%의 비율로 폴리실리콘층(31)이 산화막(35a)으로 형성되고, 하부 부분에 40%의 비율로 폴리실리콘층(31)이 산화막(35a)으로 형성된다.
이렇게 산화 공정은 실리콘 성분이 있어야 산화막(35a)이 형성되기 때문에 트렌치(25) 내부에 산화막을 형성하기 위해 폴리실리콘층의 두께를 조절해야 한다. 예를 들면, 폴리실리콘층의 두께가 500??이라면, 500??의 두께를 가지는 폴리실리콘층이 산화막을 형성할 때에 기준 폴리실리콘층을 기준으로 하여 상부 부분에 약 750?? 정도의 산화막이 형성된다.
따라서, 트렌치의 한 측면에 약 1250?? 만큼 산화막이 형성되어 트렌치의 양쪽 측면에 2500?? 정도의 산화막이 형성되기 때문에 트렌치를 형성하는 깊이에 따라 폴리실리콘층의 두께를 조절해야 한다.
그 다음, 도 2h에 도시된 바와 같이, 상기 질화막(23)이 노출되도록 산화막(35b)을 CMP한다.이어서, 도 2i에 도시된 바와 같이, 상기 질화막(23)을 H3PO4 용액을 이용한 습식 식각 방법으로 제거하거나 또는 다운 플로우 방식을 사용하여 제거한다. 이렇게 진행을 하게 되면 산화막(35b)이 실리콘 기판 영역 위에 존재하는 소자 분리막으로 형성된다.
따라서, 본 발명은 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 트렌치 식각 후에 트렌치 표면에 산화 공정을 수행하여 트렌치에 인접한 실리콘 기판의 가장자리 부분을 라운딩 해 줌으로써, STI 소자에서 발생하는 험프 현상 및 인버스 네로우 위쓰 이펙트 등과 같은 STI 소자에서 발생하는 비정상적인 동작을 효과적으로 방지할 수 있다.
또한, 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
Claims (11)
- 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;상기 노출된 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계;상기 패드질화막의 측벽을 제거하는 단계;상기 트렌치 표면에 희생산화막을 형성하는 단계;상기 패드질화막 및 희생산화막 표면에 질화막을 형성하는 단계;상기 질화막 표면에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계;상기 패드질화막이 노출되도록 산화막의 표면을 평탄화하는 단계; 및상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 패드질화막을 식각하는 단계는 건식 방식에 따라CHF3/CF4/O2/Ar과 같이 활성화된 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 건식 방식에 따라 Cl2/HBr/He-O2/Ar과 같이 활성화된 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 3 항에 있어서, 상기 플라즈마에서 He-O2대신 O2를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 3 항에 있어서, 상기 플라즈마는 Cl2/O2/Ar만으로 사용 가능한 것임을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 3 항에 있어서, 상기 플라즈마에 N2를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 패드질화막의 측벽을 제거하는 단계는 다운 플로우 방식에 따라 CF4및 O2가스를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 7 항에 있어서, 상기 다운 플로우 방식은 패드질화막 및 패드산화막의 식각 선택비를 12:1 이상의 비율로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘층을 형성하는 단계는 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계는 폴리실리콘층 표면을 기준으로 하여 상부에 60%, 하부에 40%의 비율로 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 패드질화막을 제거하는 단계는 H3PO4 용액을 이용한 습식 식각 방법으로 제거하거나 또는 다운 플로우 방식을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050619A KR100979233B1 (ko) | 2003-07-23 | 2003-07-23 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050619A KR100979233B1 (ko) | 2003-07-23 | 2003-07-23 | 반도체 소자의 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050011487A true KR20050011487A (ko) | 2005-01-29 |
| KR100979233B1 KR100979233B1 (ko) | 2010-08-31 |
Family
ID=37223539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030050619A KR100979233B1 (ko) | 2003-07-23 | 2003-07-23 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100979233B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736991B2 (en) | 2006-10-31 | 2010-06-15 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| US8610239B2 (en) | 2011-05-02 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102619875B1 (ko) | 2016-07-08 | 2024-01-03 | 삼성전자주식회사 | 유전체 층을 포함하는 반도체 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960026585A (ko) * | 1994-12-29 | 1996-07-22 | 김주용 | 반도체소자의 소자분리 산화막의 제조방법 |
| KR19980085035A (ko) * | 1997-05-27 | 1998-12-05 | 윤종용 | 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법 |
| KR20000004426A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자 분리 방법 |
| KR20010055525A (ko) * | 1999-12-10 | 2001-07-04 | 윤종용 | 얕은 트렌치 소자분리 방법 |
-
2003
- 2003-07-23 KR KR1020030050619A patent/KR100979233B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736991B2 (en) | 2006-10-31 | 2010-06-15 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| US7977205B2 (en) | 2006-10-31 | 2011-07-12 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| US8610239B2 (en) | 2011-05-02 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100979233B1 (ko) | 2010-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100480897B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101006508B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100979233B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050028618A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
| KR100417853B1 (ko) | Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법 | |
| KR20030056602A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100984854B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030049783A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100590390B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR101006510B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100480896B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100984855B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100923764B1 (ko) | Ｓｔｉ 에지 모트 방지방법 | |
| KR20030002702A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100451519B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20050012654A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20020010806A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| KR20050012583A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030083448A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050012652A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050026144A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20050012581A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050022167A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050064232A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 10 |