KR20050012654A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면을 포함한 패드질화막 상에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 상에 HDP 산화막을 형성하여 트렌치를 매립하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막, 제2산화막, 폴리실리콘층, 제1산화막을 평탄화하는 단계; 및 상기 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 후에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성함으로써, 게이트 산화막이 형성되기 까지의 여러 번 수행되는 HF 용액을 이용한 세정 공정에도 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트(moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 종래의 소자분리막 형성방법에 대해 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a 및 도 1b에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(3)과 패드질화막(5) 및 소자분리 영역을 한정하는 감광막 패턴(7)을 차례로 형성한다.
그 다음, 상기 감광막 패턴(7)을 식각 마스크로 이용해서 노출된 패드질화막(5) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(3)과 실리콘 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(9)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치 식각을 형성한 후에 트렌치(9) 표면에 CVD 방식을 사용하여 HDP 산화막(11)을 증착한다.
그 다음, 도 1d에 도시된 바와 같이, HDP 산화막(11)을 증착한 후에 화학적기계연마 공정을 사용하여 HDP 산화막(11) 표면을 평탄화시킨다.
이어서, 도 1e에 도시된 바와 같이, HDP 산화막(11) 표면을 평탄화시킨 후에 습식 식각 공정을 사용하여 패드질화막(5)을 제거하여 소자분리막(13)을 형성한다.
그러나, 도 1f에 도시된 바와 같이, 패드질화막(5) 제거 후에 폴리실리콘층을 증착하기 전까지 진행되는 여러가지 공정을 거치면서 트렌치(9)에 인접된 실리콘 기판의 가장자리 부분(A)에 침식이 일어나게 되어 모트(Moat)를 발생시킨다.
따라서, 모트(Moat)의 발생으로 인해 전류와 전압 곡선의 험프(Hump)현상, 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 23 : 패드산화막
25 : 패드질화막 27 : 감광막 패턴
31 : 제1산화막 33 : 폴리실리콘층
35 : 제2산화막 37 : HDP 산화막
37a : 소자분리막
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면을 포함한 패드질화막 상에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 상에 HDP 산화막을 형성하여 트렌치를 매립하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막, 제2산화막, 폴리실리콘층, 제1산화막을 평탄화하는 단계; 및 상기 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와같이, 실리콘 기판(21) 상에 패드산화막(23)과 패드질화막(25)을 차례로 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 패드질화막(25) 상에 소자분리 영역을 한정하는 감광막 패턴(27)을 형성한 후에 상기 감광막 패턴(27)을 식각 마스크로 이용해서 노출된 패드질화막(25) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(23)과 실리콘 기판(21) 부분을 순차적으로 과도 식각하여 반도체 기판(21) 내에 트렌치(29)를 형성한다. 이때, 패드질화막(25)을 식각하는 경우에는 CH2F2또는 CHF3를 주성분으로 하는 플라즈마를 사용하며, 패드산화막(23)을 식각하는 경우에는 C 또는 F를 주성분으로 하는 플라즈마를 사용하여 공정을 진행한다. 또한, 실리콘 기판(21)을 식각하는 경우에는 Cl2를 주성분으로 하는 플라즈마를 사용하며, 플라즈마에 HBr 또는 HeO2를 추가하여 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(29) 표면에 제1산화막(31)과 폴리실리콘층(33) 및 제2산화막(35)을 형성한다. 이때, 제1산화막(31)은 폴리실리콘층(33)의 증착을 도와주며, 제2산화막(35)은 후속공정인 HDP 산화막의 형성을 도와주는 역할을 한다.
그 다음, 도 2d에 도시된 바와 같이, 제2산화막(35) 상에 CVD(Chemical Vapor Deposition) 방식에 따라 HDP 산화막(37)을 형성하여 트렌치(29) 내부를 매립한다.
이어서, 도 2e에 도시된 바와 같이, HDP 산화막(37)을 형성한 후에 화학적기계연마 공정을 진행하여 HDP 산화막(37)을 평탄화 시킨다. 이때, 패드질화막(25)을배리어(Barrier)로 사용하여 화학적기계연마 공정을 진행한다.
그 다음, 도 2f에 도시된 바와 같이, HDP 산화막(37)을 평탄화 시킨후에 패드질화막(25)을 HF 계열 용액을 이용한 습식 식각 공정으로 제거하여 소자분리막(37a)을 형성한다. 이때, 소자분리막(37a)의 가장자리(A)에 폴리실리콘층(33)이 형성되어 후속공정에 의해 소자분리막(37a)의 가장자리 부분(A)에서 발생하는 모트(Moat) 현상이 발생하지 않는다.
따라서, 본 발명은 트렌치 식각 후에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성함으로써, 게이트 산화막이 형성되기 까지의 여러 번 수행되는 HF 용액을 이용한 세정 공정에도 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 트렌치 식각 후에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성함으로써 게이트 산화막이 형성되기 까지의 여러 번 수행되는 HF 용액을 이용한 세정 공정에도 액티브 영역의 경계에서 모트가 발생되는 것을 방지할 수 있다.
또한, 소자분리막 가장자리의 모트로 인해 발생하는 험프(Hump) 현상 및 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE)와 같은 열화 현상을 제거함으로써, 후속 게이트 공정이 진행됨에 따라 게이트와 비트라인 사이에 쇼트 발생을 근본적으로 해결하여 소자의 특성을 확보할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;
    상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면을 포함한 패드질화막 상에 제1산화막과 폴리실리콘층 및 제2산화막을 차례로 형성하는 단계;
    상기 제2산화막 상에 HDP 산화막을 형성하여 트렌치를 매립하는 단계;
    상기 패드질화막이 노출되도록 HDP 산화막, 제2산화막, 폴리실리콘층, 제1산화막을 평탄화하는 단계; 및
    상기 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드질화막을 식각하는 단계는, CH2F2또는 CHF3를 주성분으로 하는 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 패드산화막을 식각하는 단계는, C 또는 F를 주성분으로 하는 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 실리콘 기판을 식각하는 단계는, Cl2를 주성분으로 하는 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 플라즈마에 HBr 또는 HeO2를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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