KR100835420B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 유효 칩영역과 에지영역을 갖는 반도체기판 상에 패드질화막 및 하드마스크층을 순차적으로 형성하고 상기 하드마스크층 상에 상기 에지영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 공정과, 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하여 상기 반도체기판의 상기 에지영역을 노출시키는 공정과, 상기 제 1 포토레지스트 패턴을 제거하고 상기 반도체기판의 노출된 부분을 산화하여 상기 에지영역에 산화막을 형성하는 공정과, 상기 하드마스크층 상에 상기 유효 칩영역의 소정 부분과 상기 에지영역의 산화막을 노출하는 제 2 포토레지스트 패턴을 형성하는 공정과, 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하고 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 제 2 포토레지스트 패턴을 제거하고 상기 유효 칩영역의 하드마스크층과 상기 에지영역의 산화막 상에 산화실리콘을 상기 트렌치를 채우도록 증착하고 연마하여 소자분리막을 형성하는 공정을 포함한다. 따라서, 유효 칩영역과 에지영역의 단차를 감소시켜 STI 공정시 에지영역에 디싱이 발생되지 않도록 하므로써 에지영역과 인접하는 소자들의 특성이 저하되거나 수율이 저하되는 것을 방지할 수 있다.
STI, 웨이퍼, 에지영역, 단차, 디싱

Description

반도체장치의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체기판 33 : 패드질화막
35 : 하드마스크층 37 : 제 1 포토레지스트 패턴
39 : 산화막 41 : 제 2 포토레지스트 패턴
43 : 트렌치 45 : 산화실리콘
47 : 소자분리막
D2 : 유효 칩영역 E2 : 에지영역
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, STI(Shallow Trench Isolation) 공정시 웨이퍼의 유효 칩영역과 에지영역의 단차를 개선할 수 있는 반도체장치의 제조방법에 관한 것이다.
일반적으로 반도체를 제조할 때 포토리쏘그래피 공정에서 포토레지스트에 의한 오염을 방지하기 위해 웨이퍼의 에지 영역에 도포된 포토레지스트를 노광 및 현상시 제거하고 식각 등의 다음 공정을 진행한다. 이러한 것은 STI를 위한 필드산화막을 형성하는 공정에서도 적용되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 유효 칩영역(D1)과 에지영역(E1)을 갖는 반도체기판(11) 상에 패드질화막(13) 및 하드마스크층(15)을 순차적으로 형성한다. 그리고, 하드마스크층(15) 상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴(17)을 형성한다. 이때, 포토레지스트를 유효 칩영역(D1)의 소정 부분 뿐만 아니라 에지영역(E1)에 형성된 것을 노광 및 현상하여 오염을 방지한다. 그러므로, 포토레지스트 패턴(17)은 하드마스크층(15)을 유효 칩영역(D1)의 소정 부분 뿐만 아니라 에지영역(E1)에서도 노출되게 한다.
포토레지스트 패턴(17)을 마스크로 하여 하드마스크층(15) 및 패드질화막(13)을 반도체기판(11)이 노출되도록 패터닝한다. 그리고, 포토레지스트 패턴(17)을 마스크로 하여 반도체기판(11)의 노출된 부분을 RIE 등의 이방성 식각 방법으로 식각하여 유효 칩영역(D1)에 트렌치(19)를 형성한다. 이때, 반도체기판(11)은 에지영역(E1)도 트렌치(19)의 깊이 만큼 식각된다.
도 1b를 참조하면, 포토레지스트 패턴(17)을 제거하고, 하드마스크층(15) 상 에 산화실리콘(21)을 화학기상증착(CVD) 방법으로 트렌치(19)를 채우도록 증착한다. 이때, 산화실리콘(21)은 반도체기판(11)의 에지영역(E1)에도 증착된다.
도 1c를 참조하면, 산화실리콘(21)을 화학-기계적 연마(CMP) 등의 방법으로 트렌치(19) 내에 잔류하도록 연마하여 소자분리막(23)을 형성하고 하드마스크층(15) 및 패드질화막(13)을 제거한다.
상술한 종래 기술에 있어서 반도체기판의 에지영역이 식각되어 유효 칩영역과 단차가 발생되므로 소자분리막을 형성하기 위한 산화실리콘을 증착하면 에지영역이 유효 칩영역 보다 얇게 형성되어 단차가 발생된다.
그러므로, 산화실리콘을 연마하면 단차에 의해 에지영역에 디싱(dishing)이 발생되어 에지영역과 인접하는 소자들의 특성이 저하되거나 수율이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 STI 공정시 유효 칩영역과 에지영역의 단차를 감소하여 에지영역과 인접하는 소자들의 특성이 저하되거나 수율이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치 제조방법은 유효 칩영역과 에지영역을 갖는 반도체기판 상에 패드질화막 및 하드마스크층을 순차적으로 형성하고 상기 하드마스크층 상에 상기 에지영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 공정과, 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하여 상기 반도체기판의 상기 에지영역을 노출시키는 공정과, 상기 제 1 포토레지스트 패턴을 제거하고 상기 반도체기판의 노출된 부분을 산화하여 상기 에지영역에 산화막을 형성하는 공정과, 상기 하드마스크층 상에 상기 유효 칩영역의 소정 부분과 상기 에지영역의 산화막을 노출하는 제 2 포토레지스트 패턴을 형성하는 공정과, 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하고 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 제 2 포토레지스트 패턴을 제거하고 상기 유효 칩영역의 하드마스크층과 상기 에지영역의 산화막 상에 산화실리콘을 상기 트렌치를 채우도록 증착하고 연마하여 소자분리막을 형성하는 공정을 포함한다.
바람직하게는, 하드마스크층을 TEOS와 같은 산화실리콘으로 형성한다.
바람직하게는, 에지영역의 산화막을 열산화하여 상부 표면이 상기 하드마스크층의 상부 표면과 일치되게 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치 제조 방법을 도시하는 공정도이다.
도 2a를 참조하면, 유효 칩영역(D2)과 에지영역(E2)을 갖는 반도체기판(31) 상에 패드질화막(33) 및 하드마스크층(35)을 순차적으로 형성한다. 상기에서 하드마스크층(35)을 TEOS 등의 산화실리콘으로 형성한다. 그리고, 하드마스크층(35) 상에 포토레지스트를 도포하고 노광 및 현상하여 에지영역(E2)의 하드마스크층(35)을 노출시키는 제 1 포토레지스트 패턴(37)을 형성한다.
그리고, 제 1 포토레지스트 패턴(37)을 마스크로 하여 하드마스크층(35) 및 패드질화막(33)을 반도체기판(31)이 노출되도록 식각하여 패터닝한다.
도 2b를 참조하면, 제 1 포토레지스트 패턴(37)을 제거하고 반도체기판(31)의 노출된 에지영역(E2)을 열산화하여 산화막(39)을 형성한다. 이때, 산화막(39)을 상부 표면이 하드마스크층(35)의 표면과 거의 일치되도록 형성한다.
도 2c를 참조하면, 하드마스크층(35) 및 산화막(39) 상에 포토레지스트를 도포하고 노광 및 현상하여 제 2 포토레지스트 패턴(41)을 형성한다. 이때, 제 2 포토레지스트 패턴(41)은 유효 칩영역(D2)의 소정 부분뿐만 아니라 에지영역(E2)의 산화막(39)이 노출되도록 하여 포토레지스트에 의한 오염을 방지한다.
제 2 포토레지스트 패턴(41)을 마스크로 하여 하드마스크층(35) 및 패드질화막(33)을 반도체기판(31)이 노출되도록 패터닝한다. 상기에서 에지영역(E2)의 산화막(39)은 하드마스크층(35)을 식각할 때 식각되나 패드질화막(33)을 식각할 때 식각 선택비가 서로 다르므로 식각되지 않는다. 그러므로, 에지영역(E2)의 산화막(39)의 상부 표면은 패드질화막(33)의 상부 표면과 높이가 거의 일치하게 된다.
그리고, 제 2 포토레지스트 패턴(41)을 마스크로 하여 반도체기판(31)의 노출된 부분을 RIE 등의 이방성 식각 방법으로 식각하여 유효 칩영역(D2)에 트렌치(43)를 형성한다. 이때, 에지영역(E2)의 산화막(39)은 반도체기판(31)과 식각 선택비가 서로 다르므로 식각되지 않는다. 그러므로, 에지영역(E2)은 산화막(39)에 의해 유효 칩영역(D2)과 단차가 감소된다.
도 2d를 참조하면, 제 2 포토레지스트 패턴(41)을 제거하고, 유효 칩영 역(D2)의 하드마스크층(35)과 에지영역(E2)의 산화막(39) 상에 CVD 방법으로 산화실리콘(45)을 트렌치(43)를 채우도록 증착한다. 이때, 산화실리콘(45)은 유효 칩영역(D2)과 에지영역(E2)이 단차가 없거나 작게 형성된다.
도 2e를 참조하면, 산화실리콘(45)을 화학-기계적 연마(CMP) 등의 방법으로 트렌치(43) 내에 잔류하도록 연마하여 소자분리막(47)을 형성하고 하드마스크층(35) 및 패드질화막(33)을 제거한다. 상기에서 유효 칩영역(D2)과 에지영역(E2)이 단차가 없거나 작으므로 산화실리콘(45)을 연마할 때 디싱이 발생되지 않으므로 에지영역(E2)과 인접하는 소자들의 특성이 저하되거나 수율이 저하되는 것을 방지할 수 있다.
이러한 본원 발명인 반도체장치 제조방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면 유효 칩영역과 에지영역의 단차를 감소시켜 STI 공정시 에지영역에 디싱이 발생되지 않도록 함으로써 에지영역과 인접하는 소자들의 특성이 저하되거나 수율이 저하되는 것을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 유효 칩영역과 에지영역을 갖는 반도체기판 상에 패드질화막 및 하드마스크층을 순차적으로 형성하고 상기 하드마스크층 상에 상기 에지영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 공정과,
    상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하여 상기 반도체기판의 상기 에지영역을 노출시키는 공정과,
    상기 제 1 포토레지스트 패턴을 제거하고 상기 반도체기판의 노출된 부분을 산화하여 상기 에지영역에 산화막을 형성하는 공정과,
    상기 하드마스크층 상에 상기 유효 칩영역의 소정 부분과 상기 에지영역의 산화막을 노출하는 제 2 포토레지스트 패턴을 형성하는 공정과,
    상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층 및 패드질화막을 패터닝하고 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 제 2 포토레지스트 패턴을 제거하고 상기 유효 칩영역의 하드마스크층과 상기 에지영역의 산화막 상에 산화실리콘을 상기 트렌치를 채우도록 증착하고 연마하여 소자분리막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서 상기 하드마스크층을 산화실리콘인 TEOS로 형성하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서 상기 에지영역의 산화막을 열산화하여 형성하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서 상기 에지영역의 산화막을 상부 표면이 상기 하드마스크층의 상부 표면과 일치되게 형성하는 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20050116600A (ko) * 2004-06-08 2005-12-13 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법

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