KR100427718B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그(Landing plug) 형성용 다결정 실리콘층 상에 금속층을 형성한 후, 셀(Cell)부의 텅스텐층과 다결정 실리콘층의 상부부위를 식각한 다음, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행함으로써, 상기 화학적 기계 연마 공정 시 종래 기술에서 주변부에 형성된 금속 게이트전극 상부의 하드 마스크층이 식각되어 상기 금속 게이트전극의 텅스텐(W)층이 노출되는 현상을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그(Landing plug) 형성용 다결정 실리콘층 상에 금속층을 형성한 후, 셀(Cell)부의 텅스텐층과 다결정 실리콘층의 상부부위를 식각한 다음, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, “A”는 셀부를 도시한 것이고,“B”는 주변부를 도시한 것이다.

그리고, 도 2는 종래 금속 게이트전극의 텅스텐층이 노출된 형상을 나타낸 사진도이다.

도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(13)을 개재한 게이트전극을 형성한다. 이때, 상기 게이트전극은 제 1 다결정 실리콘층(15)과 텅스텐(W)층(17) 적층 구조로 형성되며, 상기 게이트전극은 그 상부에 하드 마스크층(19)을 구비하고, 그 측벽에 절연막 스페이서(21)를 구비한다.

그리고, 상기 반도체 기판(11) 표면내의 게이트전극 양측에 소오스/드레인 영역(23)을 형성한다.

이어, 상기 게이트전극을 포함한 반도체 기판(11) 상에 층간 절연막(25)을 형성하고, 평탄화 시킨다.

도 1b를 참조하면, 랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막(25)을 식각하여 상기 셀부(A)에 랜딩 플러그용 콘택홀(27)을 형성한다.

도 1c를 참조하면, 상기 랜딩 플러그용 콘택홀(27)과 층간 절연막(25) 상에 제 2 다결정 실리콘층(29)을 형성한다.

도 1d를 참조하면, 상기 하드 마스크층(19)을 식각 방지막으로 하는 화학적 기계 연마 공정에 의해 상기 제 2 다결정 실리콘층(29)과 층간 절연막(25)을 식각하여 랜딩 플러그(29a)를 형성한다.

여기서, 상기 셀부(A)에 랜딩 플러그용 콘택홀(27)이 형성되고 주변부(B)에 상기 랜딩 플러그용 콘택홀(27)이 형성되지 않기 때문에 상기 주변부(B)보다 셀부(A)의 제 2 다결정 실리콘층(29)이 두껍게 형성된다.

도 2를 참조하면, 상기 제 2 다결정 실리콘층(29)의 두께 차이로 상기 화학적 기계 연마 공정 시 상기 주변부(B)에 형성된 금속 게이트전극 상부의 하드 마스크층(19)이 식각되어 상기 주변부(B)에 형성된 금속 게이트전극의 텅스텐층(17)이 노출(D)된다.

종래의 반도체 소자의 제조 방법은 상부에 질화막이 구비된 금속 게이트전극을 포함한 반도체 기판 상에 셀부에 형성되는 랜딩 플러그용 콘택홀이 구비된 층간 산화막을 형성하고, 전면에 랜딩 플러그 형성용 다결정 실리콘층을 형성한 후, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행하여 랜딩 플러그를 형성하기 때문에 상기 화학적 기계 연마 공정 시 상기 주변부에 형성된 금속 게이트전극 상부의 하드 마스크층이 식각되어 상기 금속 게이트전극의 텅스텐층이 노출됨으로 소자의 특성이 변화되는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 랜딩 플러그 형성용 다결정 실리콘층 상에 금속층을 형성한 후, 셀부의 텅스텐층과 다결정 실리콘층의 상부부위를 식각한 다음, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행함으로써, 상기 화학적 기계 연마 공정 시 종래 기술에서 주변부에 형성된 금속 게이트전극의 텅스텐층이 노출되는 현상을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.

도 2는 종래 금속 게이트전극의 텅스텐층이 노출된 형상을 나타낸 사진도.

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,31: 반도체 기판 13,33: 게이트 산화막

15,35: 제 1 다결정 실리콘층 17,37: 텅스텐층

19,39: 하드 마스크층 21,41: 절연막 스페이서

23,43: 소오스/드레인 영역 25,45: 층간 절연막

27,47: 랜딩 플러그용 콘택홀 29,49: 제 2 다결정 실리콘층

29a,49a: 랜딩 플러그 51: 금속층

53: 감광막 패턴

이상의 목적을 달성하기 위한 본 발명은,

상부에 하드 마스크층이 구비된 하부배선을 포함하며 셀부와 주변부가 각각 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계와,

플러그용 마스크를 사용한 사진식각 공정으로 층간 절연막을 식각하여 셀부에 플러그용 콘택홀을 형성하는 단계와,

상기 플러그용 콘택홀과 층간 절연막 상에 다결정 실리콘층과 금속층을 순차적으로 형성하는 단계와,

상기 셀부에만 투광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 셀부의 금속층을 식각하고, 상기 셀부의 다결정 실리콘층 상부부위를 식각하여 상기 셀부와 주변부간에 단차를 발생시키는 단계와,

상기 하드 마스크층을 식각 방지막으로 상기 금속층, 다결정 실리콘층 및 층간 절연막을 전면 식각하되, 상기 다결정 실리콘층의 플러그를 형성하는 단계를 포함한 반도체 소자의 플러그 형성 방법을 제공하는 것과,

상기 다결정 실리콘층을 3000 ∼ 5000Å의 두께로 형성하는 것과,

상기 금속층을 50 ∼ 300Å의 두께로 형성하는 것과,

상기 셀부와 주변부간에 단차를 발생시키기 위한 식각 공정은 2000 ∼ 4000Å의 식각 공정 타겟으로 실시하는 것과,

상기 전면 식각 공정은 산(Acid) 계열의 슬러리를 사용한 화학적 기계 연마 공정에서 하드 패드(Hard Pad)를 사용하여 상기 금속층을 식각하고, 소프트(Soft) 패드를 사용하여 다결정 실리콘층과 층간 절연막을 식각하는 화학적 기계 연마 방법으로 실시하는 것을 특징으로 한다.

본 발명의 원리는 랜딩 플러그 형성용 다결정 실리콘층 상에 금속층을 형성한 후, 셀부의 텅스텐층과 다결정 실리콘층의 상부부위를 식각한 다음, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행함으로써, 상기 화학적 기계 연마 공정 시 종래 기술에서 주변부에 형성된 금속 게이트전극 상부의 하드 마스크층이 식각되어 상기 금속 게이트전극의 텅스텐층이 노출되는 현상을 방지하기 위한 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, “A”는 셀부를 도시한 것이고,“B”는 주변부를 도시한 것이다.

도 3a를 참조하면, 반도체 기판(31) 상에 게이트 산화막(33)을 개재한 게이트전극을 형성한다. 이때, 상기 게이트전극은 제 1 다결정 실리콘층(35)과 텅스텐층(37) 적층 구조로 형성되며, 상기 게이트전극은 그 상부에 하드 마스크층(39)을 구비하고, 그 측벽에 절연막 스페이서(41)를 구비한다.

그리고, 상기 반도체 기판(31) 표면내의 게이트전극 양측에 소오스/드레인 영역(43)을 형성한다.

이어, 상기 게이트전극을 포함한 반도체 기판(31) 상에 층간 절연막(45)을 형성하고, 평탄화 시킨다.

도 3b를 참조하면, 랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막(45)을 식각하여 상기 셀부(A)에 랜딩 플러그용 콘택홀(47)을 형성한다.

도 3c를 참조하면, 상기 랜딩 플러그용 콘택홀(47)과 층간 절연막(45) 상에 3000 ∼ 5000Å 두께의 제 2 다결정 실리콘층(49)과 50 ∼ 300Å 두께의 금속층(51)을 형성한다.

도 3d를 참조하면, 상기 금속층(51) 상에 감광막을 도포하고, 상기 감광막을 상기 셀부(A)에만 제거되도록 선택적으로 노광하고, 현상하여 감광막 패턴(53)을 형성한다.

그리고, 상기 감광막 패턴(53)을 마스크로 상기 금속층(51)을 식각하고, 상기 제 2 다결정 실리콘층(49)의 상부부위를 식각하여 상기 셀부(A)와 주변부(B)간에 단차를 발생시킨다. 이때, 상기 식각 공정 타겟(Target)을 2000 ∼ 4000Å으로 한다.

도 3e를 참조하면, 상기 감광막 패턴(53)을 제거하고, 상기 하드 마스크층(39)을 식각 방지막으로 산(Acid) 계열의 슬러리(Slurry)를 사용한 화학적 기계 연마 공정에 의해 상기 금속층(51), 제 2 다결정 실리콘층(49) 및 층간 절연막(45)을 식각하여 랜딩 플러그(49a)를 형성한다.

여기서, 상기 화학적 기계 연마 공정에서 하드 패드(Hard Pad)를 사용하여 상기 금속층(51)을 식각하고, 소프트(Soft) 패드를 사용하여 제 2 다결정 실리콘층(49)과 층간 절연막(45)을 식각한다.

본 발명의 반도체 소자의 제조 방법은 랜딩 플러그 형성용 다결정 실리콘층 상에 텅스텐층을 형성한 후, 셀부의 텅스텐층과 다결정 실리콘층의 상부부위를 식각한 다음, 랜딩 플러그를 형성하기 위한 화학적 기계 연마 공정을 진행함으로써, 상기 화학적 기계 연마 공정 시 종래 기술에서 주변부에 형성된 금속 게이트전극 상부의 하드 마스크층이 식각되어 상기 금속 게이트전극의 텅스텐층이 노출되는 현상을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

1. 상부에 하드 마스크층이 구비된 하부배선을 포함하며 셀부와 주변부가 각각 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계와,

   플러그용 마스크를 사용한 사진식각 공정으로 층간 절연막을 식각하여 셀부에 플러그용 콘택홀을 형성하는 단계와,

   상기 플러그용 콘택홀과 층간 절연막 상에 다결정 실리콘층과 금속층을 순차적으로 형성하는 단계와,

   상기 셀부에만 투광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 셀부의 금속층을 식각하고, 상기 셀부의 다결정 실리콘층 상부부위를 식각하여 상기 셀부와 주변부간에 단차를 발생시키는 단계와,

   상기 하드 마스크층을 식각 방지막으로 상기 금속층, 다결정 실리콘층 및 층간 절연막을 전면 식각하되, 상기 다결정 실리콘층의 플러그를 형성하는 단계를 포함한 반도체 소자의 플러그 형성 방법.
2. 제 1 항에 있어서,

   상기 다결정 실리콘층을 3000 ∼ 5000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
3. 제 1 항에 있어서,

   상기 금속층을 50 ∼ 300Å의 두께로 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
4. 제 1 항에 있어서,

   상기 셀부와 주변부간에 단차를 발생시키기 위한 식각 공정은 2000 ∼ 4000Å의 식각 공정 타겟으로 실시하는 특징으로 하는 반도체 소자의 플러그 형성 방법.
5. 제 1 항에 있어서,

   상기 전면 식각 공정은 산(Acid) 계열의 슬러리를 사용한 화학적 기계 연마 공정에서 하드 패드(Hard Pad)를 사용하여 상기 금속층을 식각하고, 소프트(Soft) 패드를 사용하여 다결정 실리콘층과 층간 절연막을 식각하는 화학적 기계 연마 방법으로 실시하는 특징으로 하는 반도체 소자의 플러그 형성 방법.