KR20060002182A - 반도체소자의 형성방법 - Google Patents

반도체소자의 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 게이트 상의 층간절연막 형성공정시 공정 마진을 확보할 수 있도록 하기 위하여, 랜딩 플러그 형성공정후 전체표면상부에 층간절연막을 형성하고 그 상부에 비트라인 도전층, 하드마스크층 및 텅스텐층을 형성한 다음, 상기 텅스텐층을 평탄화식각하고 후속 공정으로 비트라인을 패터닝하여 상기 층간절연막의 평탄화공정 없이 후속 공정을 실시함으로써 층간절연막을 얇게 형성할 수 있는 공정 마진이 확보되고 공정이 단순화 및 안정화되며 그에 따른 반도체소자의 수율 및 생산성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2 및 도 3 은 종래기술에 따른 반도체소자의 문제점을 도시한 단면 및 평면 사진.
도 4a 내지 도 4e 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 게이트 도전층 17,35,47,65 : 하드마스크층
19,39,49,69 : 절연막 스페이서 21,51 : 식각장벽층
23,53 : 랜딩 플러그 25,55 : 하부절연층
27,57 : 비트라인 제1콘택홀 29,59 : 비트라인 제2콘택홀
31,61 : 비트라인 제3콘택홀 33,63 : 비트라인 도전층
37,67 : 텅스텐층
본 발명은 반도체소자의 형성방법에 관한 것으로, 후속 공정을 용이하게 실시하기 위한 화학기계연마 ( chemical mechanical policing, CMP ) 공정으로 인한 소자의 특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자의 고집적화에 따라 미세화되는 패턴을 형성하는 것이 더욱 어렵게 되었다.
즉, 미세패턴을 형성하기 위한 포토공정의 마진 확보가 어려워지고 있다. 이러한 예로는 비트라인 형성에서도 나타나게 되는데 하부층의 국부적인 단차에 의하여 감광막이 얇아지는 지역의 패턴이 끊어지는 문제가 발생된다.
이러한 문제를 해결하기 위해서 현재는 하부층의 단차를 일차 플러그 형성후에 비트라인과의 절연을 위해 증착하는 절연막을 CMP 로 평탄화하여 해결하고 있다.
그러나, 이러한 경우는 절연막을 증착한 후의 단차가 초기 단차를 그대로 가지고 있어서 증착 두께를 두껍게 하여 CMP 공정에 의해 상당량을 연마하여야 하며 하부층과 비트라인 간의 일정한 두께를 보전하기 위해 CMP 공정을 정밀하게 진행하여야 하므로 이전 LPC 공정의 영향을 많이 받게 되는 문제가 발생하였다.
또한, 절연막 선택에 있어서도 게이트 산화막의 손상을 유발하는 플라즈마를 이용하는 HDP 류의 사용은 불가하여 주로 퍼니스 타입의 절연막이 사용되게 되는데 이는 증착시간이 길고 증착두께가 두꺼워지는 경우 파티클이 다수 유발되는 문제점이 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도로서, 셀부 및 주변회로부를 각각 도시한 것이다.
도 1a를 참조하면, 활성영역을 정의하는 트렌치형 소자분리막이 구비되는 반도체기판(11) 상에 게이트산화막(미도시), 게이트 도전층(15) 및 하드마스크층(17)을 형성하고 게이트 마스크를 이용한 사진식각공정으로 게이트를 형성한다.
상기 게이트의 측벽에 절연막 스페이서(19)를 질화막 및 산화막을 이용하여 형성하고 이를 전체표면상부에 식각장벽층(21)을 형성한다.
전체표면상부에 하부절연층(22)을 형성하고 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(22)을 식각하여 상기 반도체기판(11)의 활성영역을 노출시키는 랜딩 플러그 콘택(미도시)을 형성한다. 이때, 상기 하부절연층(22)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그 폴리(미도시)를 전체표면상부에 증착하고 상기 하드마스크층(17)을 노출시키는 평탄화식각공정을 실시하여 랜딩 플러그(23)를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시하며, 상기 게이트 사이의 활성영역에 접속되는 비트라인용과 저장전극용 랜딩 플러그를 분리시키기 위하여 상기 게이트전극의 하드마스크층이 노출되도록 실시한다.
여기서, 상기 하부절연층(22)은 질화막인 하드마스크층(17)과의 식각선택비 차이로 인하여 과도식각된다.
도 1b를 참조하면, 전체표면상부에 층간절연막(25)을 형성한다. 이때, 상기 층간절연막(25)은 상기 게이트가 구비되는 부분 상측의 단차가 다른 부분보다 높게 형성된다.
도 1c를 참조하면, 상기 층간절연막(25)을 CMP 하여 평탄화시킨다.
도 1d를 참조하면, 상기 층간절연막(25)을 통하여 상기 랜딩 플러그(23)를 노출시키는 비트라인 제1콘택홀(27)을 셀부에 형성하는 동시에 주변회로부의 반도체기판 및 게이트 도전층(15)을 노출시키는 비트라인 제2콘택홀(29) 및 제3콘택홀(31)을 형성한다.
상기 콘택홀들(27,29,31)을 통하여 상기 반도체기판(11) 및 게이트 도전층(15)에 접속되는 비트라인 도전층(33)을 형성하고 그 상부에 질화막인 하드마스크층(35)을 형성한다.
상기 하드마스크층(35) 상부에 텅스텐층(37)을 형성한다.
도 1e를 참조하면, 비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐층(37), 하드마스크층(35) 및 비트라인 도전층(33)을 식각하여 비트라인을 형성하고, 상기 비트라인의 측벽에 절연막 스페이서(39)를 형성한다.
이때, 상기 절연막 스페이서(39)는 전체표면상부에 절연막을 형성하고 이를 이방성식각하여 형성하되, 과도식각 공정을 수반하여 상기 텅스텐층(37)을 제거한다.
도 2 는 게이트 상에 형성되는 층간절연막에 단차가 형성된 것을 도시한 단면 사진이다.
도 3 은 상기 도 1b의 공정후에 형성된 감광막패턴과 상기 도 1c 의 공정후에 형성된 감광막패턴을 도시한 평면 사진으로서, 상기 도 1c 와 같이 CMP 공정을 실시한 후에 예정된 크기의 패턴이 형성됨을 알 수 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 비트라인 물질층과 그 상부에 하드마스크층을 형성하고 상기 하드마스크층을 CMP 하고 후속 공정으로 패터닝하여 게이트 및 반도체기판과 그 상부에 형성되는 구조물간의 절연특성 열화를 방지할 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 게이트가 형성된 하부절연층을 형성하는 공정과,
랜딩 플러그 콘택마스크를 이용하여 랜딩 플러그를 형성하되, 상기 하부절연층이 과도식각되어 상기 게이트가 높고 하부절연층이 낮은 단차가 형성되는 공정과,
전체표면상부에 층간절연막을 형성하고 이를 통하여 하부구조물에 접속되는 비트라인 도전층, 하드마스크층 및 텅스텐층을 형성하는 공정과,
상기 텅스텐층을 평탄화식각하는 공정과,
비트라인 마스크를 이용하여 상기 텅스텐층, 하드마스크층 및 비트라인 도전층을 식각하여 비트라인을 형성하는 공정을 포함하는 것과,
상기 층간절연막은 500 ∼ 5000 Å 두께로 형성하는 것과,
상기 텅스텐층은 상기 비트라인의 측벽에 절연막 스페이서 형성공정시 제거되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4e는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도로서, 셀부 및 주변회로부를 각각 도시한 것이다.
도 4a를 참조하면, 활성영역을 정의하는 트렌치형 소자분리막이 구비되는 반도체기판(41) 상에 게이트산화막(미도시), 게이트 도전층(45) 및 하드마스크층(47)을 형성하고 게이트 마스크를 이용한 사진식각공정으로 게이트를 형성한다.
상기 게이트의 측벽에 절연막 스페이서(49)를 질화막 및 산화막을 이용하여 형성하고 이를 전체표면상부에 식각장벽층(51)을 형성한다.
전체표면상부에 하부절연층(52)을 형성하고 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(52)을 식각하여 상기 반도체기판(41)의 활성영역을 노출시키는 랜딩 플러그 콘택(미도시)을 형성한다. 이때, 상기 하부절연층(52)은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그 폴리(미도시)를 전체표면상부에 증착하고 상기 하드마스크층(47)을 노출시키는 평탄화식각공정을 실시하여 랜딩 플러그(53)를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시하며, 상기 게이트 사이의 활성영역에 접속되는 비트라인용과 저장전극용 랜딩 플러그를 분리시키기 위하여 상기 게이트전극의 하드마스크층이 노출되도록 실시한다.
여기서, 상기 하부절연층(52)은 질화막인 하드마스크층(47)과의 식각선택비 차이로 인하여 과도식각된다.
도 4b를 참조하면, 전체표면상부에 500 ∼ 5000 Å 두께의 층간절연막(55)을 형성한다. 이때, 상기 층간절연막(55)은 상기 게이트가 구비되는 부분 상측의 단차가 다른 부분보다 높게 형성된다.
도 4c를 참조하면, 상기 층간절연막(55)을 통하여 상기 랜딩 플러그(53)를 노출시키는 비트라인 제1콘택홀(57)을 셀부에 형성하는 동시에 주변회로부의 반도체기판 및 게이트 도전층(45)을 노출시키는 비트라인 제2콘택홀(59) 및 제3콘택홀(61)을 형성한다.
상기 콘택홀들(57,59,61)을 통하여 상기 반도체기판(41) 및 게이트 도전층(45)에 접속되는 비트라인 도전층(63)을 형성하고 그 상부에 질화막인 하드마스크층(65)을 형성한다.
상기 하드마스크층(65) 상부에 텅스텐층(67)을 형성한다.
도 4d를 참조하면, 상기 텅스텐층(67)을 CMP 공정으로 평탄화식각한다.
도 4e를 참조하면, 비트라인 마스크를 이용한 사진식각공정으로 상기 텅스텐층(67), 하드마스크층(65) 및 비트라인 도전층(63)을 식각하여 비트라인을 형성하고, 상기 비트라인의 측벽에 절연막 스페이서(69)를 형성한다.
이때, 상기 절연막 스페이서(69)는 전체표면상부에 절연막을 형성하고 이를 이방성식각하여 형성하되, 과도식각 공정을 수반하여 상기 텅스텐층(67)을 제거한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 층간절연막을 평탄화식각하는 공정을 생략할 수 있어 종래보다 얇게 형성할 수 있어 두껍게 형성하는 경우 수발되는 과다한 CMP 공정으로 파티클이 유발되거나 공정시간이 증가되는 등의 문제점을 해결할 수 있어 공정을 안정화 및 단순화시키고 반도체소자의 단가를 절감하며 반도체소자의 수율을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (3)

  1. 반도체기판 상에 게이트가 형성된 하부절연층을 형성하는 공정과,
    랜딩 플러그 콘택마스크를 이용하여 랜딩 플러그를 형성하되, 상기 하부절연층이 과도식각되어 상기 게이트가 높고 하부절연층이 낮은 단차가 형성되는 공정과,
    전체표면상부에 층간절연막을 형성하고 이를 통하여 하부구조물에 접속되는 비트라인 도전층, 하드마스크층 및 텅스텐층을 형성하는 공정과,
    상기 텅스텐층을 평탄화식각하는 공정과,
    비트라인 마스크를 이용하여 상기 텅스텐층, 하드마스크층 및 비트라인 도전층을 식각하여 비트라인을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 500 ∼ 5000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 텅스텐층은 상기 비트라인의 측벽에 절연막 스페이서 형성공정시 제거되는 것을 특징으로 하는 반도체소자의 형성방법.
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