KR100831979B1 - 플레이트의 펀치를 방지하는 반도체소자의 제조 방법 - Google Patents

플레이트의 펀치를 방지하는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 플레이트와 비트라인 상부에 동시에 M1C 식각을 진행할 때 플레이트의 펀치를 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 비트라인을 형성하는 단계; 상기 비트라인 상부에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 플레이트를 형성하는 단계; 상기 플레이트 상에 제2절연막을 형성하는 단계; 1차 콘택식각을 통해 상기 플레이트의 표면을 노출시키는 제1콘택홀과 상기 비트라인 상부에서 일정 깊이를 갖는 제2콘택홀을 동시에 형성하는 단계; 상기 제1 및 제2콘택홀이 형성된 구조의 전면에 제1희생막을 형성하는 단계; 상기 제1콘택홀의 내부는 매립하고 상기 제2콘택홀의 내부는 매립하지 않는 제2희생막을 형성하는 단계; 상기 제2콘택홀의 바닥면에 노출되어 있는 상기 제1희생막을 선택적으로 식각하는 단계; 및 상기 비트라인의 표면을 노출시키도록 상기 제2콘택홀 아래를 식각하는 2차 콘택식각을 진행하는 단계를 포함하고, 이와 같이 본 발명은 제1희생막(질화막)과 제2희생막(산화막)을 이용하므로써 플레이트의 펀치를 방지하면서 M1C 식각을 진행할 수 있다.
플레이트, M1C, 펀치, 희생막, USG, 비트라인

Description

플레이트의 펀치를 방지하는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE PREVENTED PUNCH OF PLATE}
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면.
도 2는 종래기술에 따른 플레이트의 펀치현상을 나타난 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제1층간절연막
33 : 랜딩플러그콘택 34 : 제2층간절연막
35 : 비트라인 36 : 제3층간절연막
37 : 스토리지노드콘택 38 : 식각배리어질화막
39 : 제4층간절연막 40 : 스토리지노드
41 : 유전막 42 : 플레이트
43 : 제5층간절연막 44 : 하드마스크
46A : 제1콘택홀 46D : 제4콘택홀
47 : 제1희생막 48 : 제2희생막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 M1C 식각시 플레이트의 펀치를 방지하는 반도체소자의 제조 방법에 관한 것이다.
DRAM 소자의 경우 소자에 전기적 신호를 입력 또는 출력하기 위해 소자 상부에 금속배선을 구성한다. 금속배선은 제1금속배선(M1) 또는 많게는 제3금속배선(M3)까지 다층으로 적층하여 전기적 신호를 소자에 입력 또는 출력을 한다.
이와 같은 다층 금속배선 중 최하층의 금속배선, 통상적으로 '제1금속배선(M1)'이라 부르며, 제1금속배선(M1)은 콘택(Metal 1 Contact, 'M1C'라 일컬음)을 통해 하부의 소자, 특히 캐패시터 및 비트라인과 연결된다.
콘택(M1C)을 형성하기 위해 진행하는 식각공정, 이를 'M1C 식각'이라고 부르며, M1C 식각공정은 깊은 콘택홀을 형성하는 공정이다.
일반적으로, M1C 식각 공정은 스토리지노드 상부에 배선되어 있는 플레이트(Plate)와 비트라인(Bitline)에 전원을 공급하기 위하여 플레이트 상부와 비트라인 상부를 식각하여 콘택홀을 형성한다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 셀영역(Cell region)과 주변영역(Pheripheral region)을 포함하는 반도체기판(11) 상부에 제1층간절연막(12)에 의해 서로 절연되는 랜딩플러그콘택(13)을 형성한다.
이어서, 제2층간절연막(14)을 형성하고, 제2층간절연막(14) 상에 비트라인(BL)을 형성한다. 이때, 비트라인(BL)은 셀영역과 주변영역에 동시에 형성되며, 텅스텐막(15A)과 비트라인하드마스크질화막(15B)의 순서로 적층된다.
이어서, 비트라인(BL) 상부에 제3층간절연막(16)을 형성한 후, 제3층간절연막(16), 제2층간절연막(14)을 관통하여 랜딩플러그콘택(13)에 연결되는 스토리지노드콘택(17)을 형성한다. 제3층간절연막(16) 상에 식각배리어질화막(18)과 제4층간절연막(19)을 적층한 후, 제4층간절연막(19)과 식각배리어질화막(18)을 순차적으로 식각하여 셀영역에 캐패시터의 스토리지노드가 형성될 영역을 오픈한다. 이후, 스토리지노드콘택(17)에 연결되는 스토리지노드(20)를 형성한다. 스토리지노드(20) 상에 유전막(21)과 플레이트(22)를 순차적으로 형성한다. 이때, 플레이트(22)는 TiN막과 폴리실리콘의 적층으로 이루어진다.
이어서, 플레이트(22) 상부에 제5층간절연막(23)을 형성한 후, M1C 식각을 진행한다. 이때, M1C 식각을 동시에 진행하는데, 이에 따라 플레이트(22)의 표면과 비트라인의 텅스텐막(15A) 표면을 노출시키는 콘택홀(24A, 24B)을 형성한다.
도 1에서 플레이트(22)는 스토리지노드(20) 상부에 위치하며 비트라인(BL)은 스토리지노드(20) 하부의 스토리지노드콘택(17) 아래에 위치하므로 플레이트(22)와 비트라인(BL)의 단차가 30000Å 정도로 매우 큰 차이를 가지게 된다.
따라서, 종래기술은 M1C 식각을 동시에 진행할 때 비트라인(BL)까지 식각을 진행하기 위하여 식각을 진행시 플레이트(22) 부분의 전도막이 식각에 견디지 못하고 오픈(이를 '펀치(Punch) 현상'이라고 함)이 발생하여 하부까지 식각이 진행된 다.
도 2는 종래기술에 따른 플레이트의 펀치현상을 나타난 사진으로서, 비트라인 상부에서 M1C 식각과 플레이트 상부에서 M1C 식각을 동시에 진행할 때, 플레이트를 관통하는 펀치 현상이 발생됨을 알 수 있다.
위와 같이, 펀치가 발생되는 이유는, 플레이트와 비트라인 상부간의 단차가 크기 때문이다. 즉, 비트라인 상부까지 M1C 식각을 진행할 때 플레이트의 도전막 물질인 폴리실리콘과 TiN이 산화막에 비해 식각선택비가 크기 때문에 식각은 느리게 진행되나 단차가 높기 때문에 식각시간 증가에 따라 모두 식각이 되어 펀치가 형성된다.
펀치가 발생한다 해도 소자 제조에는 영향이 없기 때문에 종래기술에서는 플레이트에 펀치가 형성된 후 후속 공정을 적용하였으나, 소자가 미세화됨에 따라 플레이트가 펀치 쓰루(Punchthrough)될 경우에 그 측벽의 일부가 산화되며, 이로 인해 세정이 여의치 않아 이후 제1금속배선(M1)의 일부가 되는 배리어금속 증착시 접촉저항을 높이는 요인으로 작용하여 플레이트의 저항을 높이게 된다.
따라서, 플레이트와 비트라인 상부의 콘택홀을 각각 식각하는 방법이 좋으나, 이 경우 공정 시간 및 단가를 높이게 된다. 다른 방법으로는 플라즈마가스의 변경을 통한 플레이트의 TiN, 폴리실리콘과의 선택비를 높이는 방법도 있으나, 플레이트와 비트라인간의 단차로 인해 식각의 극복은 힘든 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 플레이트와 비트라인 상부에 동시에 M1C 식각을 진행할 때 플레이트의 펀치 현상을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 비트라인을 형성하는 단계; 상기 비트라인 상부에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 플레이트를 형성하는 단계; 상기 플레이트 상에 제2절연막을 형성하는 단계; 1차 콘택식각을 통해 상기 플레이트의 표면을 노출시키는 제1콘택홀과 상기 비트라인 상부에서 일정 깊이를 갖는 제2콘택홀을 동시에 형성하는 단계; 상기 제1 및 제2콘택홀이 형성된 구조의 전면에 제1희생막을 형성하는 단계; 상기 제1콘택홀의 내부는 매립하고 상기 제2콘택홀의 내부는 매립하지 않는 제2희생막을 형성하는 단계; 상기 제2콘택홀의 바닥면에 노출되어 있는 상기 제1희생막을 선택적으로 식각하는 단계; 및 상기 비트라인의 표면을 노출시키도록 상기 제2콘택홀 아래를 식각하는 2차 콘택식각을 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 제1희생막 상에 상기 제2콘택홀 내부 보다 상기 제1콘택홀 내부에서 더 두껍게 산화막을 형성하는 단계; 및 상기 산화막을 선택적으로 식각하여 상기 제1콘택홀 내부에만 상기 산화막을 잔류시키는 단계를 포함하는 것을 특징으로 하고, 상기 산화막은, USG(Undoped Silicate Glass)막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변영역을 포함하는 반도체기판(31) 상부에 제1층간절연막(32)에 의해 서로 절연되는 랜딩플러그콘택(33)을 형성한다. 이때, 랜딩플러그콘택(33)은 제1층간절연막(32)을 식각하여 콘택홀을 형성한 후, 콘택홀에 폴리실리콘막을 증착 및 식각하여 형성한다. 그리고, 랜딩플러그콘택(33) 형성전에는 게이트 및 소스/드레인을 포함하는 트랜지스터가 형성될 수 있다. 그리고 제1층간절연막(32)은 BPSG(Boron Phosphorous Silicate Glass)와 같은 산화막이다.
이어서, 제2층간절연막(34)을 형성하고, 제2층간절연막(34) 상에 비트라인(BL)을 형성한다. 이때, 비트라인(BL)은 셀영역과 주변영역에 동시에 형성되며, 텅스텐막(35A)과 비트라인하드마스크질화막(35B)의 순서로 적층된다. 그리고 제2층간절연막(34)은 BPSG(Boron Phosphorous Silicate Glass)와 같은 산화막이다.
이어서, 비트라인(BL) 상부에 제3층간절연막(36)을 형성한 후, 제3층간절연막(36)과 제2층간절연막(34)을 관통하여 랜딩플러그콘택(33)에 연결되는 스토리지노드콘택(37)을 형성한다. 이때, 스토리지노드콘택(37)은 제3층간절연막(36)과 제2층간절연막(34)을 식각하여 셀영역에만 스토리지노드콘택홀을 형성한 후, 스토리지 노드콘택홀에 폴리실리콘막을 증착 및 식각하여 형성한다. 한편, 제3층간절연막(36)은 BPSG(Boron Phosphorous Silicate Glass)와 같은 산화막이다.
이어서, 제3층간절연막(36) 상에 식각배리어질화막(38)과 제4층간절연막(39)을 적층한다. 여기서, 식각배리어질화막(38)은 실리콘질화막(Si3N4)으로 형성하며,제4층간절연막(39)은 BPSG(Boron Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막이다.
이어서, 제4층간절연막(39)과 식각배리어질화막(38)을 순차적으로 식각하여 셀영역에 캐패시터의 스토리지노드가 형성될 영역을 오픈한 후, 스토리지노드콘택(37)에 연결되는 스토리지노드(40)를 형성한다. 여기서, 스토리지노드(40)은 실린더 형태(Cylinder type)이며, 그 재질은 폴리실리콘 또는 백금(Pt)과 같은 금속막일 수 있다.
이어서, 스토리지노드(40) 상에 유전막(41)과 플레이트(42)를 순차적으로 형성한다. 이때, 플레이트(42)는 TiN막(42A)과 폴리실리콘(42B)의 적층으로 이루어진다.
위와 같이 플레이트(42)를 포함하는 캐패시터 공정이 완료된 후에 M1C 공정을 진행한다.
먼저, 플레이트(42) 상부에 제5층간절연막(43)을 형성한다. 이때, 제5층간절연막(43)은 BPSG(Boron Phosphorous Silicate Glass)와 같은 산화막이다.
이어서, M1C 식각을 진행한다. 이때, M1C 식각을 위해 하드마스크(44)를 형성하고, 하드마스크(44) 상에 감광막을 이용하여 콘택마스크(45)를 형성한다. 예컨대, M1C 식각이 진행될 층간절연막들이 매우 두꺼우므로, M1C 식각시 감광막만으로는 선택비가 부족하다. 따라서, 질화막(Nitride), 실리콘이 다량 함유된 질화막(Silicon Rich OxyNitride), 폴리실리콘, 비정질카본 및 텅스텐으로 이루어진 그룹중에서 선택된 어느 하나를 하드마스크(44)로 형성한 후 감광막을 이용하여 콘택마스크(45)를 패터닝한다.
이어서, 콘택마스크(45)를 식각장벽으로 하여 셀영역과 주변영역에서 M1C 식각을 동시에 진행하는데, M1C 식각은 크게 플레이트(42) 상부의 제5층간절연막(43)을 식각하는 식각과 비트라인(BL) 상부의 제3층간절연막(36), 식각배리어질화막(38) 및 제4층간절연막(39)을 식각하는 식각과정으로 나눌 수 있다. 플레이트(42)와 비트라인 사이의 다층의 절연막 구조 중에서 일부(제5층간절연막)을 먼저 식각하고, 나머지 절연막들(제3층간절연막, 식각배리어질화막 및 제4층간절연막)을 식각하는 순서로 진행한다.
먼저, 1차 건식식각을 진행한다. 이때, 1차 건식식각은 플레이트(42)의 표면이 노출될때까지 식각을 진행하며, 특히 충분한 식각을 위해 과도 식각을 진행한다. 플레이트(42)의 표면은 폴리실리콘(42B)이므로 산화막보다 식각속도가 5배 이상 느리다. 따라서, 과도식각을 진행하더라도 비트라인 상부까지 진행되는 식각이 매우 빠르게 진행되지만, 플레이트(42) 부분은 폴리실리콘(42B)에서 식각이 멈추게 되어 셀영역과 주변영역에서 형성되는 콘택홀의 깊이 차이가 발생된다.
위와 같은 1차 건식식각을 통해 제1콘택홀(46A)과 제2콘택홀(46B)이 형성되는데, 제1콘택홀(46A)은 플레이트(42)의 표면을 개방시키는 콘택홀이고, 제2콘택홀(46B)은 주변영역의 비트라인(BL) 상부에서 일정 깊이를 갖고 형성된다. 여기서, 비트라인 상부에서 일정 깊이는 갖는 제2콘택홀(46B)은 비트라인(BL) 표면까지 도달하지 않는 깊이이다.
바람직하게, 1차 건식식각시 산소(O2), CHF3 및 C4F6를 혼합하여 사용하고, 이로써 산화막 물질의 식각이 빠르게 진행되도록 한다. 이상의 조건은 자기정렬콘택식각(Self Aligned Contact)이 되며, CHF3는 유량을 30∼50sccm, C4F6는 유량을 80∼150sccm으로 사용하고 산소 가스는 유량을 1∼5sccm으로 사용한다.
도 3b에 도시된 바와 같이, 콘택마스크(45)를 제거한 후에, 제1 및 제2콘택홀(46A, 46B)을 포함한 전면에 100∼300Å 두께의 제1희생막(47)을 증착한다. 이때, 제1희생막(47)은 질화막, 특히 실리콘질화막(Si3N4)이며, 전 표면에 걸쳐서 균일한 두께로 증착한다.
이어서, 제1희생막(47) 상부에 제2희생막(48)을 형성한다. 예컨대, 제2희생막(48)은 산화막, 특히 언도우프드산화막으로 알려진 USG(Undoped Silicate Glass)막을 PECVD(Plasma Enhanced CVD) 방법을 이용하여 형성한다.
PECVD 방법을 이용하여 USG막을 증착하면, 단차피복성(Step coverage)이 열악하게 된다.
예컨대, USG막 증착시 단차피복성을 조절하여 플레이트(42) 상부의 제1콘택 홀(46A) 내부는 매립하도록 증착하면서 비트라인 상부의 제2콘택홀(46B) 내부에는 단차피복성 때문에 증착이 덜 되도록 조절한다. 즉, 플레이트(42) 상부의 제1콘택홀(46A) 내부에 증착되는 USG막의 두께가 비트라인 상부의 제2콘택홀(46B) 내부에 매립되는 USG막의 두께보다 더 두껍게 하는데, 적어도 5배 이상의 두께가 되도록 한다. 이와 같은 두께 차이 조절은, 플레이트(42) 상부의 제1콘택홀(46A)의 깊이가 비트라인 상부의 제2콘택홀(46B)의 깊이보다 더 얕기 때문에 가능하다.
바람직하게, 제2희생막(48)은 플레이트(42) 상부의 제1콘택홀(46A) 내부에서 적어도 300Å 이상(300∼500Å)의 두께가 되도록 형성한다. 따라서, 비트라인 상부의 제2콘택홀(46B) 내부에서는 그 두께가 더 얇게 되어 60∼100Å 두께가 된다. 그리고, 제1 및 제2콘택홀(46A, 46B)을 제외한 나머지 표면들에서는 상대적으로 더 두껍게 증착되어 제2희생막(48)은 오버행(Overhang)의 구조를 가지게 된다.
도 3c에 도시된 바와 같이, 산화막 습식식각을 진행하여 제2콘택홀(46B) 내부의 제2희생막(48)을 모두 제거해준다. 이때, 플레이트 상부의 제1콘택홀(46A) 내부에는 상대적으로 두꺼운 제2희생막(48)이 형성된 상태이므로, 비트라인 상부의 제2콘택홀(46B) 내부에서 제2희생막(48)이 모두 제거된 후에도 플레이트 상부의 제1콘택홀(46A) 내부에는 일정 두께의 제2희생막(48A)이 잔류하게 된다.
따라서, 제1콘택홀(46A) 내부에는 제1희생막(47)과 제2희생막(48A)이 잔류하고, 비트라인 상부의 제2콘택홀(46B) 내부에는 제1희생막(47)만 잔류한다.
바람직하게, 제2희생막(48)이 산화막 물질이므로, 산화막 습식식각은 탈이온 수(DeIonized Water)(H2O로 표기)와 불산(HF)을 혼합하여 진행하며, 그 부피 비율을 15:1∼25:1(H2O:HF)의 비율로 하여 적정 시간동안 식각한다. 이러한 산화막 습식식각을 통해 플레이트 상부의 제1콘택홀(46A) 내부에는 제2희생막(48A)을 적어도 200Å 이상 남기며 비트라인 상부의 제2콘택홀(46B) 내부에서는 모두 제거한다. 여기서, 제2콘택홀(46B) 내부의 제1희생막(47)은 질화막이므로, 산화막 습식식각시 제거되지 않는다.
한편, 제2콘택홀(46B) 내부의 제2희생막(48)을 제거하기 위해 습식식각외에 산화막 건식식각을 사용할 수도 있다. 이때, 플레이트 상부의 제1콘택홀(46A) 내부에 형성된 제2희생막(48)은 비트라인 상부의 제2콘택홀(46B) 내부에 형성된 제2희생막(48)보다 그 두께가 매우 두꺼우므로 제2콘택홀(46B) 내부에서 제2희생막(48)이 건식식각에 의해 모두 제거되어도 제1콘택홀(46A) 내부에 적어도 200Å 이상의 제2희생막(48A)을 잔류시킬 수 있다. 예컨대, 산화막 건식식각은 CHF3/O2 혼합가스 또는 CF4 가스를 사용한다.
도 3d에 도시된 바와 같이, 제2콘택홀(46B)의 바닥면에 노출된 제1희생막(47)을 식각한다. 이때, 제1희생막(47)의 식각은 제1희생막(47)이 질화막이므로, 적어도 1000W 이상(1000W∼3000W)의 탑파워(Top power)와 적어도 300W 이하(10W∼300W)의 바텀파워(Bottom power)를 적용하고, 식각가스로는 O2(10∼30sccm)와 CF4(50∼120sccm)의 혼합가스 또는 O2(10∼30sccm)와 NF3(50∼120sccm)의 혼합가스 를 사용한다.
이와 같은 가스조합을 사용하면 질화막과 산화막의 식각선택비가 적어도 1:1 이상이 되어 질화막의 식각이 산화막의 식각보다 빠르게 진행된다. 따라서, 제2콘택홀(46B) 바닥의 제1희생막(47)은 식각이 되며, 플레이트 상부의 제1콘택홀(46A)내부에서는 제2희생막(48A)이 일부 식각되지만 여전히 남아있게 되므로 남아있는 제2희생막(48B) 아래의 제1희생막(47)은 식각되지 않는다.
도 3e에 도시된 바와 같이, 2차 건식식각을 진행한다. 이때, 2차 건식식각도 1차 건식식각과 동일한 조건 하에서 건식식각을 진행한다. 식각가스는 산소(O2), CHF3 및 C4F6를 혼합하여 사용하고, 이로써 산화막과 질화막의 식각선택비가 10:1 이상의 고선택비를 갖게 하여 산화막 물질의 식각이 빠르게 진행되도록 한다. 이상의 조건은 자기정렬콘택식각(SAC)이 되며, CHF3는 유량을 30∼50sccm, C4F6는 유량을 80∼150sccm으로 사용하고 산소가스는 유량을 1∼5sccm으로 사용한다.
2차 건식식각 진행시 플레이트 상부의 제1콘택홀(46A)에서는 제2희생막(48B)이 식각이 되나 그 아래의 제1희생막(47)은 식각되지 않는다. 즉, 2차 건식식각시에 플레이트(42) 상부에서는 제1희생막(47)이 잔존하여 플레이트(42)가 펀치되는 것을 방지하는 식각배리어로 작용한다.
그리고, 비트라인 상부의 제2콘택홀(46B) 아래에서는 산화막 물질인 제4층간절연막(39)이 식각배리어질화막(38)에서 정지할 때까지 식각되며, 이에 의해 비트라인(BL) 상부에서는 제3콘택홀(46C)이 형성된다.
전술한 바와 같이 플레이트(42) 상부에 남아있는 제1희생막(47)을 식각배리어로 하여 2차 건식식각을 진행하므로, 플레이트(42)가 펀치되는 것을 방지한다. 한편, 2차 건식식각이 산화막을 빠르게 식각하는 것이므로 제2희생막(48B)은 모두 제거되어 잔류하지 않거나 얇은 두께로 잔류할 수 있다.
도 3f에 도시된 바와 같이, 챔버의 이동없이 가스를 불화탄소계 가스(예, C4F6)로 변경하여 비트라인의 비트라인하드마스크질화막(35B)까지 식각하여 비트라인의 전도막인 텅스텐(35A)을 오픈시키는 제4콘택홀(46D)을 개방시킨다. 이때, 비트라인하드마스크질화막(35B) 식각시 플레이트(42) 상부의 제1희생막(47)과 하드마스크(44)가 동시에 제거되도록 하며, 따라서 주변영역에서도 제1희생막(47)과 하드마스크(44)가 동시에 제거된다.
비트라인하드마스크질화막(35B)까지 식각하는 공정은, 식각배리어질화막(38)을 식각하는 스텝, 제3층간절연막(36)을 식각하는 스텝 및 비트라인하드마스크질화막(35B)을 식각하는 스텝으로 이루어진다.
먼저, 식각배리어질화막(38) 식각시 플레이트(42) 상부의 제1희생막(47)도 동시에 식각되어 플레이트(42) 상부에는 제1희생막(47)이 잔류하지 않는다.
이후, 비트라인하드마스크질화막(35B)이 노출될때까지 제3층간절연막(36)을 식각하고, 연속해서 비트라인하드마스크질화막(35B)을 식각한다. 여기서, 비트라인하드마스크질화막(35B) 식각시 셀영역 및 주변영역에 남아 있는 제1희생막(47)이 모두 식각되어 잔류하지 않는다.
한편, 제3층간절연막(36) 식각과 비트라인하드마스크질화막(35B)을 식각하는 과정에서 플레이트(42)가 노출될 수 있으나, 플레이트(42)로 사용된 TiN막(42A) 및 폴리실리콘(42B)은 산화막 및 질화막에 비해 식각선택비가 크기 때문에 식각이 느리게 진행되어 펀치가 발생하지 않는다. 즉, 플레이트(42)가 식각에 노출될 때의 단차가 제3층간절연막(36)과 비트라인하드마스크질화막(35B)의 총 두께에 한정되므로(식각타겟이 작음) 단차가 매우 낮아 비록 폴리실리콘(42B)이 식각된다고 하더라도 제4콘택홀(46D)이 개방될 때 제1콘택홀(46A) 아래에는 TiN막(42A)이 남게 되므로 플레이트(42)가 펀치되지는 않는다.
상술한 실시예에 따르면, 질화막 물질인 제1희생막(47)과 산화막 물질인 제2희생막(48)을 적용하면서 M1C 식각을 2번에 걸쳐 진행하므로써, 플레이트(42)와 비트라인(BL) 상부에서 동시에 진행할 때 단차의 차이에서 발생하는 플레이트(42)의 펀치를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 M1C 식각시 플레이트 상부와 비트라인 상부를 동시에 식각 시 단차의 차이에서 발생하는 플레이트의 펀치를 방지할 수 있는 효과가 있다.

Claims (16)

  1. 반도체기판 상부에 비트라인을 형성하는 단계;
    상기 비트라인 상부에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 플레이트를 형성하는 단계;
    상기 플레이트 상에 제2절연막을 형성하는 단계;
    1차 콘택식각을 통해 상기 플레이트의 표면을 노출시키는 제1콘택홀과 상기 비트라인 상부에서 일정 깊이를 갖는 제2콘택홀을 동시에 형성하는 단계;
    상기 제1 및 제2콘택홀이 형성된 구조의 전면에 제1희생막을 형성하는 단계;
    상기 제1콘택홀의 내부는 매립하고 상기 제2콘택홀의 내부는 매립하지 않는 제2희생막을 형성하는 단계;
    상기 제2콘택홀의 바닥면에 노출되어 있는 상기 제1희생막을 선택적으로 식각하는 단계; 및
    상기 비트라인의 표면을 노출시키도록 상기 제2콘택홀 아래를 식각하는 2차 콘택식각을 진행하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2희생막을 형성하는 단계는,
    상기 제1희생막 상에 상기 제2콘택홀 내부 보다 상기 제1콘택홀 내부에서 더 두껍게 산화막을 형성하는 단계; 및
    상기 산화막을 선택적으로 식각하여 상기 제1콘택홀 내부에만 상기 산화막을 잔류시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 산화막은, USG(Undoped Silicate Glass)막으로 형성하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 산화막은, 상기 제2콘택홀 내부 보다 상기 제1콘택홀 내부에서 5배 더 두꺼운 두께로 형성하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 산화막은, 상기 제1콘택홀 내부에서 300Å∼500Å 두께로 증착하는 반도체소자의 제조 방법.
  6. 제2항에 있어서,
    상기 제1콘택홀 내부에만 상기 산화막을 잔류시키는 단계는,
    습식식각 또는 건식식각으로 진행하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 습식식각은,
    탈이온수와 불산을 혼합하여 진행하며, 그 비율을 15:1∼25:1의 비율로 하여 사용하는 반도체소자의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1희생막은 질화막이고, 상기 제1 및 제2절연막은 적어도 산화막을 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 질화막은, 100∼300Å 두께로 형성하는 반도체소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 및 제2콘택홀 형성을 위한 1차 콘택식각과 상기 비트라인의 표면을 노출시키기 위한 2차 콘택식각시,
    식각가스는 O2, CHF3 및 C4F6를 혼합하여 진행하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 CHF3의 유량은 30∼50sccm, 상기 C4F6의 유량은 80∼150sccm, 상기 O2의 유량은 1∼5sccm을 사용하는 반도체소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제2콘택홀의 바닥면에 노출되어 있는 상기 제1희생막을 선택적으로 식각하는 단계는,
    1000∼3000W의 탑파워(Top power)와 10W∼300W의 바텀파워(Bottom power)를 적용하고, 식각가스로는 O2(10∼30sccm)와 CF4(50∼120sccm)의 혼합가스 또는 O2(10∼30sccm)와 NF3(50∼120sccm)의 혼합가스를 사용하여 진행하는 반도체소자의 제조 방법.
  13. 제1항에 있어서,
    상기 비트라인은 텅스텐막과 질화막의 적층이고, 상기 2차 콘택식각이 진행된 챔버에서 가스를 변경하여 상기 질화막까지 식각하여 상기 텅스텐막을 노출시키는 반도체소자의 제조 방법.
  14. 제1항에 있어서,
    상기 플레이트는,
    TiN막과 폴리실리콘의 적층으로 형성하는 반도체소자의 제조 방법.
  15. 제1항에 있어서,
    상기 제1콘택홀과 제2콘택홀을 동시에 형성하는 단계는,
    상기 제2절연막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 콘택마스크를 형성하는 단계;
    상기 하드마스크를 식각하는 단계; 및
    상기 제2절연막을 식각하여 상기 제1콘택홀을 형성하고, 상기 제2절연막과 상기 제2절연막 아래의 제1절연막을 일부 식각하여 상기 제2콘택홀을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 하드마스크는, 질화막(Nitride), 실리콘이 다량 함유된 질화막(Silicon Rich OxyNitride), 폴리실리콘, 비정질카본(Amorphous carbon) 및 텅스텐(W)으로 이루어진 그룹중에서 선택된 어느 하나인 반도체소자의 제조 방법.
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