KR20050106865A - 반도체소자의 스토리지노드콘택 형성 방법 - Google Patents
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Abstract
본 발명은 스토리지노드콘택의 마스크 정렬 마진 부족으로 인해 발생하는 하부층(비트라인콘택, 랜딩플러그콘택)과의 브릿지를 방지할 수 있는 반도체소자의 스토리지노드콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 스토리지노드콘택 형성 방법은 복수개의 비트라인이 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 비트라인 사이의 스토리지노드콘택 예정 영역을 오픈시키는 장축과 단축을 갖는 타원 형태의 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀의 단축 측벽에 접하는 단일 스토리지노드콘택스페이서와 상기 스토리지노드콘택홀의 장축 측벽에 접하는 이중 스토리지노드콘택스페이서를 형성하는 단계, 및 상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 기술에 관한 것으로, 특히 반도체소자의 스토리지노드콘택 형성 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1은 종래기술에 따른 반도체 소자의 구조를 나타낸 레이아웃도이다.
도 1을 참조하면, 활성영역을 가로지르는 복수개의 게이트라인(G)이 소정간격을 두고 배치되고, 게이트라인 사이의 활성영역(A)에 랜딩플러그(LPC)가 콘택되며, 게이트라인(G)과 수직으로 교차하는 방향으로 비트라인(BL)이 배치되고, 랜딩플러그의 일부와 콘택되는 비트라인콘택(BLC)이 비트라인과 연결되며, 비트라인콘택(BLC)을 제외한 나머지 랜딩플러그(LPC)의 일부와 콘택되는 스토리지노드콘택(SNC)이 비트라인(BL)과 게이트라인(G)이 교차하는 영역에 형성된다.
도 2a는 도 1의 레이아웃도에 따른 스토리지노드콘택(SNC) 형성 방법을 간략히 도시한 도면으로서, 좌측은 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이고, 우측은 도 1의 Ⅱ-Ⅱ'선에 따른 단면도이다.
그리고, 도 2b는 종래기술에 따른 스토리지노드콘택과 비트라인콘택간 브릿지를 나타낸 도면이며, 도 2c는 종래기술에 따른 스토리지노드콘택과 랜딩플러그콘택간 브릿지를 나타낸 도면이다.
도 2a를 참조하면, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 제1층간절연막(Inter Layer Dielectric, 18)을 증착한다. 계속해서, 제1층간절연막(18)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀을 형성한 후, 이 콘택홀에 랜딩플러그콘택(19a, 19b)을 매립시킨다. 여기서, 랜딩플러그콘택(19a, 19b) 중에서 하나(19a)는 비트라인이 연결될 랜딩플러그콘택이고, 다른 하나(19b)는 스토리지노드콘택이 연결될 랜딩플러그콘택이다.
다음으로, 랜딩플러그콘택(19a, 19b)를 포함한 전면에 제2층간절연막(20)을 증착한 후, 제2층간절연막(20)을 식각하여 랜딩플러그콘택(19a, 19b) 중 하나(19a)를 오픈시키는 비트라인콘택홀을 형성하고, 이 비트라인콘택홀을 통해 랜딩플러그콘택(19a, 19b) 중 하나(19a)와 연결되는 비트라인을 형성한다. 여기서, 비트라인은 비트라인배선막(21a)과 비트라인하드마스크(21b)의 순서로 적층된 것이며, 비트라인의 양측벽에는 비트라인스페이서(21c)가 형성된다.
다음으로, 비트라인을 포함한 전면에 제3층간절연막(22)을 증착한 후, 제3층간절연막(22) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스토리지노드콘택마스크(도시 생략)를 형성한다.
계속해서, 스토리지노드콘택마스크를 식각배리어로 하여 제3층간절연막(22)과 제2층간절연막(20)을 동시에 식각하여 랜딩플러그콘택(19a, 19b) 중 다른 하나(19b)를 오픈시키는 스토리지노드콘택홀(23)을 형성한다.
후속 공정으로, 스토리지노드콘택홀(23)에 폴리실리콘막을 매립시켜 스토리지노드콘택(SNC)을 형성한다.
상술한 종래기술에서 반도체소자가 고집적화되면서 패턴간 간격 면적은 감소하게 된다. 스토리지노드콘택홀(23)의 경우, 하부층 구조 고려시 타원형의 모양으로 패턴을 형성한다.
그러나, 위와 같은 종래기술의 경우, 스토리지노드콘택마스크에서 스토리지노드콘택홀을 타원형으로 형성하기 위해 장축 및 단축 패턴을 형성하는데, 장축방향으로 CD(Critical Dimension)가 증가하게 되면 하부층과의 마스크 정렬 마진 부족으로 스토리지노드콘택(SNC)과 비트라인콘택(BLC)간에 브릿지가 발생하거나(도 2b 참조), 랜딩플러그콘택(LPC)과 스토리지노드콘택(SNC)간에 브릿지(Bridge)가 발생하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드콘택의 마스크 정렬 마진 부족으로 인해 발생하는 하부층(비트라인콘택, 랜딩플러그콘택)과의 브릿지를 방지할 수 있는 반도체소자의 스토리지노드콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 스토리지노드콘택 형성 방법은 복수개의 비트라인이 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 비트라인 사이의 스토리지노드콘택 예정 영역을 오픈시키는 장축과 단축을 갖는 타원 형태의 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀의 단축 측벽에 접하는 단일 스토리지노드콘택스페이서와 상기 스토리지노드콘택홀의 장축 측벽에 접하는 이중 스토리지노드콘택스페이서를 형성하는 단계, 및 상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계를 포함하는 것을 특징으로 하고, 상기 타원 형태의 스토리지노드콘택홀을 형성하는 단계는 상기 층간절연막 상에 감광막을 도포하는 단계, 상기 감광막을 노광 및 현상으로 패터닝하여 타원형의 스토리지노드콘택홀을 정의하는 1차 스토리지노드콘택마스크를 형성하는 단계, 및 상기 1차 스토리지노드콘택마스크를 식각배리어로 상기 층간절연막을 식각하여 이웃한 상기 비트라인들 사이가 단축이 되고 상기 비트라인의 뻗은 방향이 장축이 되는 스토리지지노드콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 단일 스토리지노드콘택스페이서 및 상기 이중 스토리지노드콘택스페이서를 형성하는 단계는 상기 스토리지노드콘택홀을 포함한 전면에 제1스페이서절연막을 증착하는 단계, 상기 제1스페이서절연막 상에 상기 스토리지노드콘택홀의 장축의 끝단을 일부분 오버랩하면서 상기 스토리지노드콘택홀 상부를 오픈시키는 라인 형태의 2차 스토리지노드콘택마스크를 형성하는 단계, 상기 2차 스토리지노드콘택마스크를 식각배리어로 상기 제1스페이서절연막을 식각하여 상기 스토리지노드콘택홀의 장축 측벽에 접하는 1차 스토리지노드콘택스페이서를 형성하는 단계, 상기 2차 스토리지노드콘택마스크를 제거하는 단계, 상기 1차 스토리지노드콘택스페이서를 포함한 전면에 제2스페이서절연막을 형성하는 단계, 및 상기 제2스페이서절연막을 전면식각하여 상기 스토리지노드콘택홀의 장축 및 단축 측벽에 접하는 2차 스토리지노드콘택스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘택 형성 방법을 도시한 공정 단면도이다. 여기서, 설명의 편의상 도면의 좌측은 스토리지노드콘택의 장축 방향(Ⅰ-Ⅰ'선)에 따른 공정 단면도이고, 도면의 우측은 스토리지노드콘택의 단축 방향(Ⅱ-Ⅱ')에 따른 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 제1층간절연막(ILD, 38)을 증착한다. 계속해서, 제1층간절연막(38)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀을 형성한 후, 이 콘택홀에 랜딩플러그콘택(39a, 39b)을 매립시킨다. 여기서, 랜딩플러그콘택(39a, 39b) 중에서 하나(39a)는 비트라인이 연결될 랜딩플러그콘택이고, 다른 하나(39b)는 스토리지노드콘택이 연결될 랜딩플러그콘택이며, 랜딩플러그콘택(39a, 39b)은 폴리실리콘막으로 형성한다.
다음으로, 랜딩플러그콘택(39a, 39b)를 포함한 전면에 제2층간절연막(40)을 증착한 후, 제2층간절연막(40)을 식각하여 랜딩플러그콘택(39a, 39b) 중 하나(39a)를 오픈시키는 비트라인콘택홀을 형성하고, 이 비트라인콘택홀을 통해 랜딩플러그콘택(39a, 39b) 중 하나(39a)와 연결되는 비트라인을 형성한다. 여기서, 비트라인은 비트라인배선막(41a)과 비트라인하드마스크(41b)의 순서로 적층된 것이며, 비트라인의 양측벽에는 비트라인스페이서(41c)가 형성된다.
상기한 비트라인의 제조 공정은, 비트라인콘택홀을 포함한 전면에 비트라인배선막(41a)으로 텅스텐막을 300Å∼1000Å 두께로 형성하고, 비트라인배선막(41a) 상에 비트라인하드마스크(41b)로서 실리콘질화막을 2000Å∼4000Å 두께로 형성한다. 다음에, 비트라인하드마스크(41b)와 비트라인배선막(41a)을 식각하여 비트라인을 형성한다. 이때, 비트라인배선막(41a)인 텅스텐막은 SF6/BCl3/N2/Cl
2의 혼합가스를 이용하여 20mtorr∼70mtorr 압력범위에서 300W∼1000W 파워를 적용하여 식각하고, 비트라인하드마스크(41b)인 실리콘질화막은 CF4/CHF3/O2/Ar의 혼합가스를 이용하여 20mtorr∼70mtorr 압력범위에서 300W∼1000W 파워를 적용하여 식각한다. 다음에, 비트라인 상부에 비트라인스페이서(41c)로 사용할 실리콘질화막을 50Å∼100Å 두께로 형성하고, 전면식각을 진행하여 비트라인스페이서(41c)를 형성한다.
한편, 도시하지 않았지만, 비트라인은 비트라인배선막(41a) 아래에 배리어메탈을 삽입하는데, 배리어메탈로는 TiN/Ti 적층막을 100Å∼1000Å 두께로 형성한다.
다음으로, 비트라인을 포함한 전면에 비트라인 사이를 충분히 채울때까지 제3층간절연막(42)을 증착한다. 여기서, 제3층간절연막(42)은 HDP 또는 HLD 방식으로 증착하며, 그 두께는 5000Å∼ 10000Å이다.
이어서, 제3층간절연막(42) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 1차 스토리지노드콘택마스크(43)를 형성한다. 여기서, 1차 스토리지노드콘택마스크(43)는 종래기술과 동일하게 타원형태의 스토리지노드콘택홀을 정의하기 위해 장축과 단축을 갖는 타원형 패턴이 형성된 것이다.
다음으로, 1차 스토리지노드콘택마스크(43)를 식각배리어로 제3층간절연막(42)과 제2층간절연막(40)을 자기정렬콘택 식각하여 비트라인 사이의 랜딩플러그콘택(39b)을 오픈시키는 스토리지노드콘택홀(44)을 형성한다.
상기한 스토리지노드콘택홀(44) 형성을 위한 식각 공정은, 15mtorr∼50mtorr 압력에서 1000W∼2000W의 파워, C4F8/C5F8/C4F6
/CH2F2/Ar/O2/CO/N2의 혼합가스를 사용한다.
도 3b에 도시된 바와 같이, 1차 스토리지노드콘택마스크(43)를 스트립한 후 세정공정을 진행한다. 여기서, 세정공정은 H2SO4와 H2O2의 혼합액 또는 300:1BOE를 이용하여 진행하므로써 식각시 발생한 폴리머를 제거해준다.
다음으로, 스토리지노드콘택홀(44)을 포함한 제3층간절연막(40) 상에 1차 스페이서 질화막(45)을 증착한다. 이때, 1차 스페이서 질화막(45)은 저압화학기상증착법(LPCVD)으로 증착한 실리콘질화막이며, 그 두께는 100Å∼500Å이 적당하다.
다음으로, 1차 스페이서 질화막(45) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 2차 스토리지노드콘택마스크(46)를 형성한다.
이때, 2차 스토리지노드콘택마스크(46)는 타원 형태인 1차 스토리지노드콘택마스크(43)와 달리 라인 형태로서, 게이트라인 상부를 덮으면서 비트라인과 수직교차하는 형태로 스토리지노드콘택홀(44)을 오픈시키며, 레이아웃도상으로 기형성된 스토리지노드콘택홀(44)의 장축 양끝단에 자신의 일부가 오버랩된다.
도 4는 2차 스토리지노드콘택마스크를 도시한 평면도로서, 2차 스토리지노드콘택마스크(46)는 게이트라인 상부를 덮으면서 비트라인(BL)과 수직교차하는 라인 형태로 형성되는 것을 알 수 있다.
도 3c에 도시된 바와 같이, 2차 스토리지노드콘택마스크(46)를 식각배리어로 1차 스페이서 질화막(45)을 식각한다.
이때, 단축방향에서 살펴보면 1차 스페이서 질화막(45)은 스토리지노드콘택홀(44)을 개방시키기 위해 모두 식각되며, 장축방향에서 살펴보면 2차 스토리지노드콘택마스크(46)에 의해 측벽 손실은 없고 바닥부분만 오픈된다.
상기한 1차 스페이서 질화막(45) 식각시에는 NF3/He/O2의 혼합가스를 이용하여 등방성식각하며 2차 스토리지노드콘택마스크(46)에 의해 덮혀 있는 장축부분보다 블랭킷으로 식각되는 단축방향의 콘택측벽에 있는 1차 스페이서질화막(45)을 더 많이 제거해준다.
도 3d에 도시된 바와 같이, 2차 스토리지노드콘택마스크(46)를 스트립한 후 세정공정을 진행한다. 여기서, 세정공정은 H2SO4와 H2O2의 혼합액 또는 300:1BOE를 이용하여 진행하므로써 식각시 발생한 폴리머를 제거해준다.
다음으로, 잔류하는 1차 스페이서 질화막(45)을 포함한 전면에 2차 스페이서 질화막(47)을 증착한다. 이때, 2차 스페이서 질화막(47)은 1차 스페이서 질화막(45)과 달리 플라즈마화학기상증착법(PECVD)으로 증착한 실리콘질화막이며, 그 두께는 500Å∼15000Å이 적당하다. 여기서, 2차 스페이서질화막(47)을 플라즈마화학기상증착법으로 증착하면, 오버행 프로파일(Over hang profile)을 만들수 있어 1차 스페이서 질화막 식각시 어택받은 콘택의 탑 프로파일(Top profile)을 보상해줄 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 2차 스페이서 질화막(47)을 전면 식각하여 스토리지노드콘택홀(44)의 양측벽에 접하는 스토리지노드콘택스페이서(48)를 형성한다. 이때, 2차 스페이서 질화막(47) 식각 공정은 CF4, CHF3, Ar, O2
가스를 사용하고, 30∼60mtorr 압력범위에서 1000∼1800W 파워를 인가하여 진행한다.
상기한 스토리지노드콘택스페이서(48)는 단축방향(Ⅱ-Ⅱ')에서는 2차 스페이서 질화막(47)의 단일 스페이서 형태로 형성되고, 장축방향(Ⅰ-Ⅰ')에서는 1차 스페이서질화막(45)과 2차 스페이서질화막(47)의 이중 스페이서 형태로 형성된다.
이와 같이, 1,2차 스페이서 질화막(45, 47)을 도입하므로써 장축방향의 오버레이 마진을 확보하고, 단축방향의 1차 스페이서는 제거되었지만 장축방향의 1차 스페이서는 2차 스토리지노드콘택마스크에 의해 보호되어 스페이서 손실이 최소화됨. 따라서, 그 두께만큼 장축방향의 마스크정렬이 보상된다.
후속 공정으로, 스토리지노드콘택홀에 폴리실리콘막을 1500Å∼3000Å 두께로 증착한 후 에치백 또는 화학적기계적연마를 진행하여 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드콘택홀의 장축방향으로만 이중 구조의 스페이서를 형성하므로써 마스크정렬마진 부족시에도 하부층과의 브릿지를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 소자의 구조를 나타낸 레이아웃도,
도 2a는 도 1의 레이아웃도에 의한 반도체소자의 스토리지노드콘택 형성 방법을 간략히 도시한 도면,
도 2b는 종래기술에 따른 스토리지노드콘택과 비트라인콘택간 브릿지를 나타낸 도면,
도 2c는 종래기술에 따른 스토리지노드콘택과 랜딩플러그콘택간 브릿지를 나타낸 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘택 형성 방법을 도시한 공정 단면도,
도 4는 2차 스토리지노드콘택마스크를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 소스/드레인
37 : 게이트스페이서 38 : 제1층간절연막
39a, 39b : 랜딩플러그콘택 40 : 제2층간절연막
41a : 비트라인배선막 42 : 제3층간절연막
44 : 스토리지노드콘택홀
Claims (7)
- 복수개의 비트라인이 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 비트라인 사이의 스토리지노드콘택 예정 영역을 오픈시키는 장축과 단축을 갖는 타원 형태의 스토리지노드콘택홀을 형성하는 단계;상기 스토리지노드콘택홀의 단축 측벽에 접하는 단일 스토리지노드콘택스페이서와 상기 스토리지노드콘택홀의 장축 측벽에 접하는 이중 스토리지노드콘택스페이서를 형성하는 단계; 및상기 스토리지노드콘택홀에 스토리지노드콘택을 매립시키는 단계를 포함하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제1항에 있어서,상기 타원 형태의 스토리지노드콘택홀을 형성하는 단계는,상기 층간절연막 상에 감광막을 도포하는 단계;상기 감광막을 노광 및 현상으로 패터닝하여 타원형의 스토리지노드콘택홀을 정의하는 1차 스토리지노드콘택마스크를 형성하는 단계; 및상기 1차 스토리지노드콘택마스크를 식각배리어로 상기 층간절연막을 식각하여 이웃한 상기 비트라인들 사이가 단축이 되고 상기 비트라인의 뻗은 방향이 장축이 되는 스토리지지노드콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제1항에 있어서,상기 단일 스토리지노드콘택스페이서 및 상기 이중 스토리지노드콘택스페이서를 형성하는 단계는,상기 스토리지노드콘택홀을 포함한 전면에 제1스페이서절연막을 증착하는 단계;상기 제1스페이서절연막 상에 상기 스토리지노드콘택홀의 장축의 끝단을 일부분 오버랩하면서 상기 스토리지노드콘택홀 상부를 오픈시키는 라인 형태의 2차 스토리지노드콘택마스크를 형성하는 단계;상기 2차 스토리지노드콘택마스크를 식각배리어로 상기 제1스페이서절연막을 식각하여 상기 스토리지노드콘택홀의 장축 측벽에 접하는 1차 스토리지노드콘택스페이서를 형성하는 단계;상기 2차 스토리지노드콘택마스크를 제거하는 단계;상기 1차 스토리지노드콘택스페이서를 포함한 전면에 제2스페이서절연막을 형성하는 단계; 및상기 제2스페이서절연막을 전면식각하여 상기 스토리지노드콘택홀의 장축 및 단축 측벽에 접하는 2차 스토리지노드콘택스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 제1스페이서절연막은, 저압화학기상증착법으로 증착한 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 1차 스토리지노드콘택스페이서의 식각은,NF3/He/O2의 혼합가스를 이용하여 등방성식각하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 제2스페이서절연막은, 오버행 프로파일을 갖도록 플라즈마화학기상증착법을 이용하여 증착한 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 2차 스토리지노드콘택스페이서의 식각은,CF4, CHF3, Ar, O2 가스를 사용하고, 30∼60mtorr 압력범위에서 1000∼1800W 파워를 인가하여 진행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100626744B1 (ko) * | 2004-12-22 | 2006-09-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택플러그 제조 방법 |
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| KR100832019B1 (ko) * | 2006-06-30 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지노드 콘택 제조 방법 |
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-
2004
- 2004-05-06 KR KR1020040031923A patent/KR20050106865A/ko not_active Application Discontinuation
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