KR100801253B1 - 절연막 드라이 에칭방법 - Google Patents

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KR100801253B1
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노부유키 네기시
마사토시 오야마
마사히로 스미야
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가부시키가이샤 히다치 하이테크놀로지즈
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Abstract

본 발명은 타원 패턴의 심공 가공에서, 에칭 초기의 과잉퇴적에 기인하는 짧은 지름측의 개구성 부족을 개선한 고정밀도 가공을 행하는 것이다.
이를 위해 본 발명에서는 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에서, 에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 제 1 단계는, 에칭 중의 폴리머량을 제 2 단계보다 적게 설정함과 동시에, 제 1 단계시간을, 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어한다.

Description

절연막 드라이 에칭방법{INSULATING FILM DRY ETCHING METHOD}
도 1은 퇴적량과 타원율의 관계를 나타내는 도,
도 2는 짧은 지름측의 톱 CD에 대한 보텀 CD의 비율과 타원율의 관계를 나타내는 도,
도 3은 종래의 시퀀스와 저퇴적 시퀀스를 나타내는 도,
도 4는 타원 패턴 가공형상의 짧은 지름측 단면 모식도,
도 5는 톱 CD와 타원율의 처리시간 의존성을 나타내는 도,
도 6은 에칭 정상상태에서의 CF 퇴적막 두께와 플로로 카본가스의 C/F 비의 관계를 나타내는 도,
도 7은 방전 개시부터의 시간과 발광 강도비(C2/O 비)의 관계를 나타내는 도,
도 8은 본 발명의 실시예 2를 실현하기 위한 에칭장치의 개략도,
도 9는 방사 온도계부의 확대도,
도 10은 타원 패턴 가공의 단면 모식도,
도 11은 보간 단계를 도입하였을 때의 시퀀스를 나타내는 도면이다.
※ 도면의 주요부분에 대한 부호의 설명
1 : 레지스트 2 : 실리콘 산화막
3 : 실리콘 질화막 4 : 플로로 카본 퇴적막
5 : 진공용기 6 : 가스 도입관
7 : 하부 전극 8 : 피가공 시료
9 : 가스 유량계 10 : 유전체
11 : 정전척부 12 : 정합기
13 : 고주파 바이어스 전원 14 : 광파이버
15 : 모노크로미터 16 : 광전자 증배관
17 : 계측용 퍼스널 컴퓨터
18 : 데이터베이스용 퍼스널 컴퓨터
19 : 제어용 퍼스널 컴퓨터 20 : 방사 온도계
21 : 세관(細管)
본 발명은 에칭공정 중에서도 층간 절연막의 에칭에 사용되는 드라이에칭장치 및 에칭방법에 관한 것으로, 피가공 시료의 패턴이 타원 패턴인 높은 종횡비 (aspect ratio)홀 형성 등에서, 특히 짧은 지름측의 개구성을 개선할 수 있는 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)으로 대표되는 메모리장치에서는 집적화 가 진전됨에 따라, 어떻게 커패시터용량을 유지할 수 있을지가 중요하게 된다. 커패시터구조는 크게 구별하면 실리콘 기판에 깊은 홈을 형성하는 트렌치 커패시터와, 트랜지스터 윗쪽에 커패시터를 형성하는 스택 커패시터가 있다. 각각의 커패시터 모두 용량을 높이기 위해서는, 커패시터의 높이를 크게 확보하거나, 유전체 막 두께를 얇게 할 필요가 있으나, 커패시터 높이를 크게 하는 것은 에칭성능에 의존하고, 한편 유전체 막 두께를 얇게 하는 것은 실리콘 산화막에서는 한계를 맞이하고 있기 때문에, 고유전 재료의 개발에 의존하고 있다. 한편, 패턴 자체의 형상도 용량 향상에 효과가 있다. 동일 면적에서 높은 용량을 유지하기 위하여 종래는 진원 패턴이었던 것이 현재에는 타원 패턴이 주류로 되어 있다.
드라이 에칭방법은, 진공용기 내에 도입된 에칭가스를 외부로부터 인가된 고주파 전력에 의하여 플라즈마화하여, 플라즈마 중에서 생성된 반응성 라디칼이나 이온을 웨이퍼상에서 고정밀도로 반응시킴으로써 레지스트에 대표되는 마스크재료나, 비어(Via), 컨택트홀, 커패시터용 스트레이지 노드 등의 밑에 있는 배선층이나 밑바탕 기판에 대하여 선택적으로 피가공막을 에칭하는 기술이다.
비어나 컨택트홀, 커패시터용 스트레이지 노드형성에서는, 플라즈마가스로서, CF4, CHF3, C2F6, C3F6O, C4F8, C5F8, C4F6, C6F6 등의 플로로 카본가스 및 Ar로 대표되는 희가스 및 산소가스 등의 혼합가스를 도입하여, 0.5 Pa 내지 10 Pa의 압력영역에서 플라즈마를 형성하고, 웨이퍼에 입사하는 이온 에너지를 0.5 kV 부터 4.0 kV까지 가속한다. 이들 에칭에서는 종래 플라즈마가 착화되고 나서, 충분히 플라 즈마가 성장하고 나서 웨이퍼에 바이어스전력을 인가하고 있었다. 가령 플라즈마가 충분히 성장하지 않는, 또는 플라즈마조건에 따라서는 플라즈마가 착화되지 않는 조건하에서 웨이퍼에 바이어스전력을 인가한 경우, 웨이퍼로 흘러 드는 전류를 충분히 확보할 수 없는 또는 전혀 전류가 흐르지 않기 때문에, 바이어스전력 공급 선로나 웨이퍼를 설치하는 전극, 또는 웨이퍼에 이상으로 높은 전압이 인가된다. 그것에 의하여 바이어스전력 공급선로의 절연파괴나 전극상의 용사막 파괴,또는 웨이퍼의 균열을 야기할 가능성이 있다. 따라서 양산성의 관점에서 통상 플라즈마착화를 검출하는 수단(발광강도의 모니터)을 설치하여, 착화검출부터 일정시간 후에 웨이퍼 바이어스전력을 인가하고 있었다. 또 가스조건(가스종, 가스 유량), 웨이퍼 냉각용의 이면 가스압력은 기본적으로 에칭개시부터 에칭종료까지 동일조건으로 처리를 행하고 있었다. 한편, 높은 종횡비의 홀가공을 보잉 등의 형상 이상없이 높은 마스크 선택비로 가공하는 방법으로서, 가공 종횡비나 CF계 부착물의 양에 따라 단계 변환을 실시하는 프로세스방법(예를 들면 특허문헌 1)이 알려져 있다.
[특허문헌 1]
일본국 특개2002-110647호 공보
그러나 이와 같은 에칭공정에서 처리를 실시한 경우에서도 패턴이 타원인 것에 기인한 형상이상이 발생한다. 도 10에 타원 패턴을 가공한 형상의 모식도를 나타내었다. 도 10(a)는 긴 지름측의 단면 모식도이고, 도 10(b)는 짧은 지름측의 단면 모식도이다. 도면에서 분명한 바와 같이, 긴 지름측의 단면은 수직하게 에칭이 되어 있으나, 짧은 지름측의 단면은 테이퍼로 되어 있다. 그 경우, 커패시터용 량을 확보할 수 없을 뿐만 아니라, 홀의 양측을 커패시터로서 사용하는 장치구조에서는 기계적 강도 부족에 의한 커패시터 쓰러짐이 발생하였다.
따라서 본 발명은 타원 패턴의 커패시터용 스트레이지 노드형성에 있어서, 짧은 지름측 형상의 수직성을 확보하는 에칭방법을 제공하는 것을 목적으로 한다.
본 발명은, 에칭초기에서의 웨이퍼에의 플로로 카본 퇴적을 종래보다 저감하여, 타원 패턴의 가공형상에서의 짧은 지름측 개구성을 확보한다.
본 발명은, 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에 있어서, 에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 제 1 단계는 에칭 중의 폴리머량을 제 2 단계보다 적게 설정함과 동시에, 제 1 단계시간을, 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 한다.
또, 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에 있어서, 에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 제 1 단계는, 에칭 중의 폴리머량을 제 2 단계보다 적게 설정하고, 또한 폴리머량을 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 한다.
또, 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에서 에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 제 1 단계에서의 피가공 시료의 이면에 공급되는 가스압력을, 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 한다.
이하, 도면을 사용하여, 본 발명의 실시예를 설명한다.
(실시예 1)
본 실시예에서는 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법 중, 특히 에칭초기의 웨이퍼 온도가 정상상태에 비하여 저온도상태일 때에 정상상태의 메인 에칭단계에 비하여 저퇴적 조건의 단계를 도입하여 타원 패턴의 짧은 지름측 개구성을 확보하는 방법을 설명한다.
에칭초기의 웨이퍼 온도가 낮은 조건하에서는 웨이퍼 온도가 상승한 에칭 정상상태의 경우에 비하여 퇴적막 두께가 두꺼워진다. 이 경우, 도 1에 나타내는 바와 같이 짧은 지름측 측벽도 긴 지름측 측벽도 균등하게 퇴적이 형성되면 짧은 지름측의 치수에 대한 긴 지름측의 치수로 정의한 타원율은 급격하게 증대하여 간다. 또한 이 퇴적량과 타원율의 상관은 초기의 타원율에 크게 의존하고 있다. 더욱 편평한, 즉 타원율이 큰 형상으로 퇴적막이 형성되면, 동일한 퇴적량이어도 타원율의 증가율은 커진다. 한편, 도 2에는 짧은 지름측의 톱 CD(Critical Dimension)에 대한 보텀 CD의 비율과 타원율의 관계를 나타내었다. 타원율이 증대함에 따라, 짧은 지름측의 보텀 CD를 확보할 수 없게 되어 있는 것을 알 수 있다. 따라서 도 1과 도 2에 의하여 어떻게 에칭초기의 과잉의 퇴적을 억제할 수 있는지가 짧은 지름측의 개구성을 유지하는 데에 있어서 중요하고 또한 초기의 타원율에 의하여 필요한 퇴적 억제 정도가 다른 것을 이해할 수 있다.
먼저, 에칭의 개시단계에 저퇴적 조건의 에칭단계를 삽입하는 경우에 대하여 설명한다. 구체적으로는, 메인 에칭조건으로 사용하는 CxFy(x = 1, 2, 3, 4, 5, 6, y = 4, 5, 6, 8)가스에 비하여 저 C/F 비의 가스종을 사용함으로써, 에칭 중의 폴리머량을 저감한다. 기본적으로 플라즈마형성 전력이 일정한 조건하에서는 플로로 카본가스(CXFy)의 C/F 비를 작게 함에 따라 퇴적량은 저감한다. 따라서 에칭 정상상태로 되어 있지 않은 에칭 개시 시에 저 C/F 비 가스를 사용함 으로써 웨이퍼 온도가 정상상태가 되기까지의 사이에 웨이퍼에 퇴적되는 플로로 카본 폴리머량을 억제할 수 있다. 그후 실제의 메인 에칭조건으로 이행함으로써 에칭성능에 영향을 미치는 일 없이, 타원 패턴에서의 짧은 지름측의 개구성을 향상하는 것이 가능하다. 또 동일한 효과를 초래하는 수단으로서, CxFy(x = 1, 2, 3, 4, 5, 6, y = 4, 5, 6, 8)가스유량의 제어가 있다. 에칭 개시 시의 가스 유량을 메인 에칭조건의 가스 유량보다 저감함으로써 에칭 개시 시의 과잉 퇴적을 억제할 수 있다.
또, 에칭 개시 시의 에칭단계에서는, 희가스로 이루어지는 희석가스, 또는 산소가스, 또는 질소가스의 유량을 메인 에칭단계보다 많게 설정하면 좋다.
다음에 에칭 개시 시에, 실제의 에칭 조건하에서의 이면 가스압력보다 낮은 압력의 단계를 도입하는 경우에 대하여 설명한다. 이에 의하여 에칭 초기의 웨이퍼 온도를 고온도화할 수 있다. 통상 웨이퍼 온도를 제어하기 위해서는 웨이퍼를 설치하는 전극 내부에 플로리너트 등의 냉매를 흘려, 웨이퍼와 전극 사이에 열전도가 높은 헬륨가스를 가두어 열접촉을 향상시킨다. 냉매 온도를 어느 설정값으로 제어하여, 바이어스전력을 웨이퍼에 인가한 경우, 웨이퍼 온도는 이면 헬륨가스의 압력에 의하여 한꺼번에 결정된다.
먼저, 샘플을 설명한다. 일반적으로는 일본국 특개2005-072518호 공보나 특개2005-109444호 공보에 기재되어 있는 바와 같이 ArF 리소그래피용 레지스트는 에칭 내성이 없기 때문에, 에칭가스종 등의 최적화에 의한 스트라이에이션 억제 프로세스가 개발되어 있다. 그러나 장치의 미세화에 따르는 ArF 레지스트의 박막화, 고애스펙트화에 따르는 에칭 부하의 증가에 따라, ArF 레지스트 단층막에서의 프로세스 구축이 곤란하게 되어 있다. 따라서 장치구조로서는, 다층 레지스트 프로세스에서 에칭 내성 및 내열성이 우수한 마스크에의 패턴 전사를 행하는 방법이 주류로 되어 있다. 도 4(a)에 나타내었으나, 본 실시예에서도 마스크에는 다층 레지스트 프로세스에서 형성한 에칭 내성이 강한 레지스트(1)를 사용하였다. 하층은 실리콘 산화막(2)이고, 최하층에는 에치 스토퍼막인 실리콘 질화막(3)이 형성되어 있다.
다음에, 본 실시예의 구체적 에칭조건에 대하여 설명한다. 커패시터용 스트레이지 노드의 가공에서는, 마스크에 대한 선택비를 확보하기 위하여 에칭가스로서 Ar, C4F6, O2의 혼합가스를 사용하고 있다. 구체적으로는 Ar를 500 ml/min, C4F6을 60 ml/min, O2를 70 ml/min으로 하였다. 그때의 진공용기 내의 가스압력을 2 Pa로, 플라즈마발생용 고주파 전력을 500 W로 설정하였다. 또 웨이퍼에 인가하는 바이어스 전력은 처리 웨이퍼가 12 인치 웨이퍼인 것을 고려하여 5 kW를 인가하였다. 바이어스 주파수는 4 MHz이고, 그때의 웨이퍼에 발생한 Vpp는 2,5 kV 이었다. 한편, 정상상태에서의 웨이퍼 표면 온도는, 전극에 순환시키는 냉매의 설정 온도를 예를 들면 -20℃로 설정함으로써, 100℃로 유지할 수는 있으나, 본 실시예에서 사용한 마스크의 열내성이 강하기 때문에 보잉 등의 형상 이상을 억제하기 위하여 냉매온도를 +20℃로 설정하여 정상상태의 웨이퍼 표면 온도를 140℃로 유지하였다.
도 3에 평가한 에칭 시퀀스를 나타낸다. 도 3(a)는 종래의 시퀀스이고, 도 3(b)는 저퇴적 시퀀스이다. 종래의 시퀀스에서는 에칭개시부터 종료까지, 가스조건을 바꾸지 않고 에칭을 하고 있었다. 그 경우, 에칭개시부터 10초후의 에칭형상을 관찰한 결과, 도 4(b)와 같이, 마스크 상부에 과잉의 플로로 카본 퇴적막(4)이 발생하고 있어, 마스크형상이 오버행하고 있다. 그후 웨이퍼 표면 온도가 고온도화함으로써 마스크의 톱 CD는 확대되어 도 5의 그래프에 나타내는 바와 같은 톱 CD 및 타원율의 시간 의존성이 되었다. 한편, 도 3(b)의 저퇴적 시퀀스에서는 최초 단계의 가스조건 중 Ar유량, C4F6 유량, O2 유량을 변경하여, 각각 1000 ml/min, 50 ml/min, 200 ml/min으로 설정하였다. 단, 웨이퍼 온도를 정상상태까지 올리는 것이 중요하기 때문에, 웨이퍼 바이어스전력은 5 kW로 변경하지않았다. 또 그 단계시간은 20초로 하였다. 이 경우는, 도 4(d)에 나타내는 바와 같이 10초 후에도 과잉퇴적이 발생하고 있지 않고, 톱 CD의 저하와 타원율의 증대는 발생하지 않았 다. 도 4(c)와 도 4(e)에 상기 2개의 시퀀스에서의 에칭 완료후의 모식도를 나타낸다. 도 4(c)는 종래 시퀀스에, 도 4(e)는 저퇴적 시퀀스에 대응한다. 오버에칭량은 각각 40% 일정하게 하였다. 그때 저퇴적 시퀀스에서는 최초의 단계와 메인 에칭단계의 토탈 에칭량이 40% 오버에치가 되도록, 메인 에칭단계의 시간을 조정하였다. 그 결과, 톱 CD는 종래 시퀀스, 저퇴적 시퀀스 모두 불변이었으나, 보텀 CD의 형상이 크게 다르고, 종래 시퀀스에서는 짧은 지름측의 개구율을 나타내는 보텀 CD/톱 CD 비가 40% 이었던 것을 60%까지 개선할 수 있었다. 그러나 에칭 개시 시의 저퇴적 조건의 단계에서는, 메인 에칭단계에 비하여 퇴적성이 약하기 때문에, 마스크에 대한 선택비를 확보할 수 없다. 본 실험에서는 메인 에칭단계의 마스크 선택비가 8인 것에 대하여, 저퇴적 단계의 마스크 선택비는 4 이었다. 따라서 필요 최저한의 시간은 저퇴적 단계를 도입할 필요가 있으나, 과잉으로 장시간 도입한 경우는 토탈 마스크 선택비를 유지할 수 없어 마스크 부족 기인의 스트라이에이션이 발생하였다.
또한 상기 실시예에서 설명한 저퇴적 단계시간, 저퇴적 단계시의 폴리머량, 저퇴적 단계시에 피가공 시료의 이면에 공급되는 가스압력은, 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것이 필요하다. 본 실시예가 대상으로 한 샘플은 타원율이 1.3 이었으나, 예를 들면 타원율이 1.1로 비교적 진원 패턴에 가까운 경우는, 저퇴적 단계시간은 20초도 필요없고 15초로 효과가 있었다. 한편, 타원율이 1.5로 더욱 편평한 패턴에서는 저퇴적 단계시간은 25초 필요하였다.
또한 상기 실시예에서는, 동일한 가스계를 사용하여 유량만의 설정을 바꿈으로써 에칭 초기의 과잉 퇴적을 억제하는 예를 나타내었으나, 플로로 카본가스의 종류를 변경하는 것에서도 본 효과를 얻는 것은 가능하다. 그때는 도 6에 나타내는 바와 같이 플로로 카본가스의 C/F 비가 작아짐에 따라 퇴적량도 작아지기 때문에 메인 에칭단계에서 사용하는 플로로 카본가스의 C/F 비보다 에칭 개시 시의 저퇴적 단계에는 C/F 비가 낮은 가스를 사용하는 것이 필요하게 된다.
또, 상기 실시예에서는 웨이퍼와 전극의 사이에 봉입하는 헬륨가스의 압력을 저퇴적 단계와 메인 에칭단계에서 동일 압력으로 설정하였으나, 가스조건, 웨이퍼 바이어스 조건은 메인 에칭과 동일조건으로 하고, 웨이퍼 이면의 헬륨 압력만을 저압력화하여 웨이퍼 표면 온도의 상승시간을 향상시키는 것에서도 효과가 있는 것은 물론이다. 또한 그 처리를 행하는 경우, 미리 예비실험을 행하여, 각 단계에서 이면에 헬륨 압력을 설정하여도 좋으나, 도 8에 나타낸 웨이퍼와 대향하는 유전체(10) 내에 비스듬하게 설치한 방사 온도계(20)에 의하여 항상 웨이퍼 표면 온도를 모니터하고, 그 모니터값이 원하는 범위 내가 되도록, 이면 헬륨 압력을 제어하는 것도 효과적이다. 또 웨이퍼 표면 온도의 모니터를 행하는 대신에, 에칭조건으로부터 웨이퍼 표면 온도의 처리시간 의존성을 산출하여, 그것이 원하는 프로파일이 되도록 자동 또는 수동으로 이면 헬륨 압력을 설정하여도 좋다. 이와 관련하여 상기 방사 온도계를 설치할 때에는, 도 9의 방사 온도계부의 확대도에 나타내는 바와 같이 세관(細管)(21) 속에 설치하는 것이 좋다. 그것에 의하여 플라즈마 중에서 생성된 플로로 카본계의 퇴적에 의한 온도계 측정부의 흐림을 방지할 수 있다.
또한 상기 실시예에서 설명한 플로로 카본가스의 유량 변경, 가스종류 변경, 이면 헬륨 압력 설정 변경, 저퇴적 단계의 단계시간 변경 등을 조합시키는 것에서도 동일한 효과가 얻어진다.
또한 상기 이외에서도 에칭 초기에서의 퇴적을 억제하기 위하여 플라즈마가 착화되고 나서 이온을 가속하기 위하여 필요한 고주파 바이어스전력을 인가하기까지의 시간을 극력 짧게 하는 것도 중요하다. 그러나 플라즈마의 성장이 불충분한 시점에서 고주파 바이어스전력을 인가하면 웨이퍼로 흘러 드는 전류를 충분히 확보할 수 없어 정상시에 비하여 이상으로 높은 전압이 고주파 바이어스전력 전송선로나 전극, 웨이퍼에 걸리기 때문에, 각 부의 절연파괴, 웨이퍼 균열을 야기할 염려가 있다. 따라서 플라즈마착화를 모니터하고, 그 모니터값에 따라 고주파 바이어스전력의 인가 타이밍을 제어하는 것이 중요하게 된다.
(실시예 2)
실시예 1의 내용에 더하여, 본 실시예에서는 다시 플라즈마 중의 라디칼량을 모니터하고, 그 모니터값에 따라 에칭 초기의 저퇴적 단계를 제어하는 실시예를 설명한다. 도 7은 진공용기의 벽이 차가운 상태에서 플라즈마를 착화시켜, 발광강도비 C2/O 비를 모니터한 결과이다. 여기서는 카본계 퇴적의 라디칼종으로서 C2를, 또 퇴적종을 제거하는 라디칼종으로서 O에 착안하였다. 방전개시부터 200초정도까지는 진공용기의 벽이 차갑기 때문에 플라즈마 중의 라디칼이 벽에 흡착되어 원래 의 값보다 작은 값을 나타내고 있으나, 그 이후에서는 벽에의 흡착과 벽으로부터의 탈리가 조화를 이루어 포화경향을 나타내면서도 점차 증가하고 있는 것을 알 수 있다. 즉, 양산현장에서 동일조건으로 에칭처리를 행하는 경우, 웨이퍼처리 매수가 많아짐에 따라 에칭초기의 퇴적량이 많아지는 것을 나타내고 있다. 실시예 1에서 설명한 바와 같이 에칭 초기의 웨이퍼 표면에의 퇴적량을 제어(억제)함으로써 타원 패턴의 짧은 지름측 개구성을 향상할 수 있으나, 양산현장에서는, 1매째부터 N매째까지 어떻게 에칭성능을 안정되게 유지할지가 중요하게 된다.
따라서 복수의 피가공 시료를 처리하는 경우, 특히 연속하여 처리하는 경우, 먼저 처리되는 피가공 시료의 플라즈마 중의 라디칼량을 각 피가공 시료마다 모니터하고, 상기 모니터한 결과에 따라 나중에 처리하는 피가공 시료의 저퇴적 단계시간, 또는 저퇴적 단계시의 폴리머량을 제어하기 위한 가스조건, 또는 저퇴적 단계시의 피가공 시료의 이면에 공급되는 헬륨 압력을 제어하면 좋다.
도 8은 본 실시예를 실현하기 위한 에칭장치의 개략도이다. 진공용기(5), 에칭가스를 도입하는 가스도입관(6), 가스 유량계(9)를 가지고, 피가공 시료(8)를 정전척부(11)를 가진 하부 전극(7)에 탑재하여 에칭처리를 행한다. 하부 전극(7)에는 정합기(12)를 거쳐 고주파 바이어스 전원(13)이 접속되어 있다. 또 플라즈마로부터의 발광을 모니터하기 위한 발광 분광 계측계가 구비되어 있다. 발광 분광 계측계는 광파이버(14), 모노크로미터(15), 광전자 증배관(16), 데이터 샘플링을 행하는 계측용 퍼스널 컴퓨터(17)로 이루어져 있다. 광전자 증배관(16) 대신에 CCD 카메라를 사용하여 복수의 파장의 광을 동시에 계측하는 구성이어도 좋다. 한 편, 에칭조건을 제어하는 제어용 퍼스널 컴퓨터(19)와 계측용 퍼스널 컴퓨터(17) 사이에는, 계측용 퍼스널 컴퓨터로부터 출력되는 계측값에 의하여 에칭조건의 자동변경을 지시하기 위한 데이터베이스용 퍼스널 컴퓨터(18)가 있다. 데이터베이스에는 미리 대상으로 하는 발광강도 또는 발광 강도비와 그것에 대응한 저퇴적 단계조건의 제어 지침이 저장되어 있다. 웨이퍼의 처리를 거듭함에 따라 C2발광강도 또는 C2/O 비가 증대하여 가는 경향에 있는 경우, 다음에 처리를 실시하는 웨이퍼에서의 저퇴적 단계조건으로 변경을 실시한다. 구체적으로는 (1) 저퇴적 단계시간의 연장, (2) 가스조건의 변경(고 Ar 유량화, 또는 저 C4F6 유량화, 또는 높은 O2 유량화), (3) 이면 He 압력의 저압력화, 또는 플라즈마 착화 후에 이면 He를 공급하기까지의 시간을 늦추는 등을 들 수 있다. 이들 제어 지침은 미리 실험으로 규칙성을 구하고 있어도 좋고, 시뮬레이션에 의하여 자동적으로 생성하는 것이어도 상관없다. 또한 이 데이터베이스용 퍼스널 컴퓨터(18)에는, 타원 패턴형상(타원율)에 따른 상기의 저퇴적 단계조건을 저장하여 두는 것도 가능하다.
다음에 구체적인 흐름을 나타낸다. 미리 타원 패턴형상 정보를 입력함으로써 데이터베이스용 퍼스널 컴퓨터(18)로부터 최적의 저퇴적 단계조건이 제시되고, 그것에 따라 먼저 1매째의 웨이퍼처리를 개시한다. 단, 어디까지나 조건제시이며, 그것에 따를 필요는 없다. 그 경우는 별도로 정한 조건을 적용한다. 항상 발광분광 계측계에서 플라즈마의 발광상태는 모니터되어 있고, 메인 에칭의 단계에 들어 가고 나서 어느 정해진 시간(t1)에서의 발광 강도비(R1_1)와, 메인 에칭의 단계가 종료하는 부근의 어느 정해진 시간(t2)에서의 발광 강도비(R1_2)를 모니터한다. 또 1매째와 동일한 조건으로 처리된 2매째의 웨이퍼로부터 t1, t2에서의 발광 강도비(R2_1, R2_2)를 모니터한다. 이들 4개의 데이터의 비교로부터, 3매째의 R3_1을 예측하고, 그 예상값이 미리 설정하여 둔 허용값으로부터 일탈한다고 생각되는 경우, 3매째에서 사용하는 저퇴적 단계조건을 결정한다. 여기서는 앞의 웨이퍼까지의 발광 데이터로부터 다음에 처리할 웨이퍼의 발광 데이터를 예측하여 처리조건을 결정하는 방법을 나타내었으나, 실제로 에칭을 개시한 시점에서의 발광 데이터로부터 실시간으로 가스조건 등의 처리조건을 변경하는 것에서도 동일한 효과가 얻어진다. 또 웨이퍼처리 사이에 실시하는 클리닝조건 및 그 시간을 적절하게 변경하는 것에서도 상관없다. 그때 더미 웨이퍼를 사용하여도 사용하지 않고 웨이퍼 리스로 실시하여도 본 실시예의 효과에 문제는 없다. 또한 여기까지는 발광상태의 변천에 따라 에칭초기의 저퇴적 단계조건의 변경만을 대상으로 하였으나, 마찬가지로 저퇴적 단계후에 실시하는 메인 에칭단계 조건의 변경을 행함으로써 더욱 고정밀도하고 또한 안정성이 높은 프로세스를 실현할 수 있다.
(실시예 3)
본 실시예에서는 실시예 1과 실시예 2에서 설명한 에칭초기의 과잉퇴적을 억제하기 위한 저퇴적 단계를 도입할 때에, 웨이퍼를 전극에 정전 흡착하기 위하여 인가하는 직류 전원 전압의 인가방법 및 전압, 전류의 모니터방법에 대하여 설명한다. 이미 실시예 1에서 설명한 바와 같이 저퇴적 단계와 메인 에칭단계에서는 진공용기 내에 도입하는 가스 유량이 크게 다르다. 따라서 플라즈마밀도가 단계사이 에서 크게 변화되고, 또한 본 프로세스에서는 웨이퍼 바이어스가 높기 때문에 웨이퍼에 걸리는 Vpp도 크게 변동한다. 도 3(b)에 나타내었으나, 저퇴적 단계에서는 Ar 유량이 많고, 또한 C4F6과 O2 유량이 적기 때문에, 플라즈마밀도가 높고, Vpp는 2.1 kV 이었다. 그러나 메인 에칭단계에서는 플라즈마밀도가 낮아지고 Vpp는 2.5 kV로 급격하게 증대하였다. 웨이퍼 바이어스전력에 의하여 발생하는 전압 피크값 진폭을 Vpp라 하면, 웨이퍼에는 어스전위에 대하여 최대 Vpp/2분의 싱크(sink) 전압(Vdc)이 발생한다. 한편, 정전척부의 Al 등으로 형성된 기재에는 Vpp와 VESC가 인가되기 때문에, 웨이퍼와 정전척부 기재의 사이에 있는 용사막부에는, 최대 Vpp/2 + VESC의 직류전압이 걸리게 된다. 또 흡착에 필요 이상의 전압을 인가하면 이면 헬륨을 공급하는 구멍부에서 이상 방전이 발생한다. 본 실시예에서 사용하고 있는 정전척에서는 흡착에 필요한 전압이 400 V, 이상 방전 발생전압이 1200 V이기 때문에 Vpp/2 + VESC의 설정전압을 800 V로 하였다. 따라서 저퇴적 단계에서는 Vpp가 2.1 kV 이기 때문에, Vdc는 최대 -1050 V가 되고, 흡착용 직류전압을 -250 V로 설정하였다. 또 메인 에칭단계에서는 Vpp가 2.5 kV 이기 때문에 Vdc는 최대 -1250 V이고, VESC는 -450 V로 설정하였다. 그러나 이상과 같이 VESC를 설정하여도 단계가 변환되는 타이밍에서는 웨이퍼 바이어스 등의 정합기의 추종 변동, 진공용기의 압력 변동, 흡착용 직류전압 출력변동 등에 의하여 과잉의 Vpp/2 + VES 값이 웨이퍼와 정전척부의 사이에 발생하여, 이면 헬륨을 공급하는 구멍부에서 이상 방전이 발생 할 가능성이 있다. 본 실시예에서는, 도 11의 시퀀스에 나타내는 바와 같이 저퇴적 단계와 메인 에칭단계의 사이에 보간 단계를 도입하였다. 보간 단계에서 저퇴적 단계와 메인 에칭단계에서 설정되는 가스유량, 또는 고주파 전력, 또는 진공용기 내의 가스압력의 차를 보간(예를 들면 직선적으로)함으로써, 급격한 플라즈마 변동을 억제할 수 있어, 이상 방전 마진을 확보할 수 있었다. 또한 여기서는 그 시간을 3초 동안으로 하였으나, 그 최적값은 반드시 3초라고는 한정하지 않는다. 또 도 11과 같이 보간 단계를 넣지 않는 경우에도 이상 방전을 직류 전압이나 정전척에 흐르고 있는 직류 전류값을 항상 모니터하여 두고, 이상이 발생한 경우에는 경고를 발하여 처리를 중단함으로써 에칭장치에의 대미지의 경감 및 제품 웨이퍼에의 대미지 최소화에 공헌할 수 있다.
본 발명의 드라이 에칭방법은, 타원 패턴에서 발생하는 형상 이상인 짧은 지름측의 낮은 개구성을 효율적으로 억제할 수 있고, 긴 지름측 뿐만 아니라 짧은 지름측의 수직성을 확보할 수 있기 때문에, 고정밀도의 에칭이 가능해진다. 또한 상기 효과를 웨이퍼면 내에서 장기적으로 안정되게 실현하고, 또한 본 발명을 실현하는 에칭장치에의 부하도 저감할 수 있다.

Claims (11)

  1. 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에 있어서,
    에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 상기 제 1 단계는 에칭 중의 폴리머량을 상기 제 2 단계보다 적게 설정함과 동시에, 상기 제 1 단계시간을, 상기 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  2. 제 1항에 있어서,
    복수의 피가공 시료를 처리하는 경우, 먼저 처리되는 피가공 시료의 플라즈마 중의 라디칼량을 모니터하고, 상기 모니터한 결과에 따라 나중에 처리하는 피가공 시료의 상기 제 1 단계의 단계 시간을 제어하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  3. 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에 있어서,
    에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 상기 제 1 단계는, 에칭 중의 폴리머량을 상기 제 2 단계보다 적게 설정하고, 또한 상기 폴리머량을 상기 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  4. 제 3항에 있어서,
    상기 제 1 단계에서는, 진공용기 내에 공급하는 CxFy 가스(x = 1, 2, 3, 4, 5, 6, y = 4, 5, 6, 8)의 유량을 상기 제 2 단계보다 작게 설정하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  5. 제 3항에 있어서,
    상기 제 1 단계에서는, 상기 제 2 단계에서 사용되는 CxFy 가스(x = 1, 2, 3, 4, 5, 6, y = 4, 5, 6, 8)보다 저 C/F 비의 가스를 도입하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  6. 제 3항에 있어서,
    상기 제 1 단계에서는 희가스로 이루어지는 희석가스, 또는 산소가스, 또는 질소가스의 유량을 상기 제 2 단계보다 많게 설정하는 것을 특징으로 하는 드라이 에칭방법.
  7. 제 3항에 있어서,
    복수의 피가공 시료를 처리하는 경우, 먼저 처리되는 피가공 시료의 플라즈마 중의 라디칼량을 모니터하고, 상기 모니터한 결과에 따라 나중에 처리하는 피가 공 시료의 상기 제 1 단계의 가스조건을 제어하는 것을 특징으로 하는 절연막드라이 에칭방법.
  8. 제 3항에 있어서,
    상기 제 1 단계와 상기 제 2 단계의 사이에, 상기 제 1 단계 및 상기 제 2 단계와는 다른 제 3 단계를 도입하고, 상기 제 3 단계는, 상기 제 1 단계와 상기제 2 단계에서 설정되는 가스 유량, 또는 고주파 전력, 또는 진공용기 내의 가스압력의 차를 보간하는 단계인 것을 특징으로 하는 절연막 드라이 에칭방법.
  9. 타원 패턴 마스크가 형성된 피가공 시료를 플로로 카본가스를 사용하여 처리하는 절연막 드라이 에칭방법에 있어서,
    에칭단계를 에칭개시부터 제 1 단계와 제 2 단계로 분할하여, 상기 제 1 단계에서의 상기 피가공 시료의 이면에 공급되는 가스압력을, 상기 타원 패턴의 타원율(짧은 지름치수에 대한 긴 지름치수의 비율)에 따라 제어하는 것을 특징으로 절연막 드라이 에칭방법.
  10. 제 9항에 있어서,
    상기 피가공 시료의 표면 온도를 모니터하여, 상기 모니터값이 원하는 범위 내가 되도록, 상기 피가공 시료의 이면에 공급되는 가스압력을 제어하는 것을 특징으로 하는 절연막 드라이 에칭방법.
  11. 제 9항에 있어서,
    복수의 피가공 시료를 처리하는 경우, 먼저 처리되는 피가공 시료의 플라즈마 중의 라디칼량을 모니터하고, 상기 모니터한 결과에 대응하여 나중에 처리하는 피가공 시료의 상기 제 1 단계의 상기 피가공 시료의 이면에 공급되는 헬륨 압력을 제어하는 것을 특징으로 하는 절연막 드라이 에칭방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180123668A (ko) * 2016-03-17 2018-11-19 니폰 제온 가부시키가이샤 플라즈마 에칭 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244144A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 半導体装置の製造方法
JP5372419B2 (ja) * 2008-06-25 2013-12-18 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理方法
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US9039909B2 (en) * 2011-02-28 2015-05-26 Tokyo Electron Limited Plasma etching method, semiconductor device manufacturing method and computer-readable storage medium
JP6861535B2 (ja) * 2017-02-28 2021-04-21 東京エレクトロン株式会社 処理方法及びプラズマ処理装置
JP6869875B2 (ja) * 2017-11-24 2021-05-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2020141033A (ja) * 2019-02-27 2020-09-03 東京エレクトロン株式会社 堆積処理方法及びプラズマ処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106865A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09146259A (ja) * 1995-08-29 1997-06-06 Ricoh Opt Ind Co Ltd グラデーションマスクとその製造方法およびグラデーションマスクを用いた特殊表面形状の創成方法
JPH11307512A (ja) * 1998-04-23 1999-11-05 Sony Corp エッチング方法
US6214496B1 (en) * 1999-03-29 2001-04-10 Infineon Technologies North America Corp. Method for reducing corner rounding in mask fabrication utilizing elliptical energy beam
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP5057616B2 (ja) * 2001-06-29 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
JP2006120832A (ja) * 2004-10-21 2006-05-11 Elpida Memory Inc 半導体装置及びその製造方法
JP4952338B2 (ja) * 2006-03-30 2012-06-13 東京エレクトロン株式会社 半導体装置の製造方法、エッチング装置及び記憶媒体
US8070972B2 (en) * 2006-03-30 2011-12-06 Tokyo Electron Limited Etching method and etching apparatus
JP2008085092A (ja) * 2006-09-28 2008-04-10 Elpida Memory Inc 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106865A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택 형성 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국공개특허번호 10-2005-0106865

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180123668A (ko) * 2016-03-17 2018-11-19 니폰 제온 가부시키가이샤 플라즈마 에칭 방법
KR102411668B1 (ko) 2016-03-17 2022-06-20 니폰 제온 가부시키가이샤 플라즈마 에칭 방법

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