JP4729884B2 - プラズマエッチング方法 - Google Patents
プラズマエッチング方法 Download PDFInfo
- Publication number
- JP4729884B2 JP4729884B2 JP2004238250A JP2004238250A JP4729884B2 JP 4729884 B2 JP4729884 B2 JP 4729884B2 JP 2004238250 A JP2004238250 A JP 2004238250A JP 2004238250 A JP2004238250 A JP 2004238250A JP 4729884 B2 JP4729884 B2 JP 4729884B2
- Authority
- JP
- Japan
- Prior art keywords
- gas
- film
- etching
- plasma
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
- H01J37/32082—Radio frequency generated discharge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
Description
前記レジストマスクを用いてエッチングされる膜は、シリコン及び酸素を含む絶縁膜であり、
活性種生成用のガスであるC4F8ガスと、キセノンガス及びアルゴンガスを含み、キセノンガスとアルゴンガスとの総流量に対するキセノンガスの流量の比率が0.1以上、0.25以下である不活性ガスと、を含む処理ガスをプラズマ化してエッチングを行うことを特徴とする。
活性種生成用のガスであるC4F8ガスと、アルゴンガス及びキセノンガスを含み、キセノンガスとアルゴンガスとの総流量に対するキセノンガスの流量の比率が0.1以上、0.25以下である不活性ガスと、を含む処理ガスをプラズマ化してエッチングを行うことを特徴とする。シリコン及び酸素を含む膜、例えば絶縁膜は、例えば水素化酸炭化ケイ素(水素化シリコンオキシカーボネイト)膜(SiCOH膜)である。下地膜は、例えば炭化シリコン膜、窒化シリコン膜、酸窒化ケイ素(シリコンオキシナイトライド)膜(SiON膜)及び酸炭化ケイ素(シリコンオキシカーボネイト)膜(SiCO膜)から選択された膜である。
(実験1)
図2に示した表層部を有すると共に、レジストマスク7のホール71が図3に示すように各々楕円形状でありかつ千鳥状に配列されているウエハに対して、図1に示すプラズマ処理装置を用いてエッチングを行った。レジストマスク7の膜厚は500nmであり、ホール71における長径D1及び短径D2は夫々300nm及び250nmであり、ホール71同士の相互間隔dは100nmである。またエッチングすべきSiO2膜62はTEOSを原料としてCVDにより成膜したものであって、膜厚は2000nmである。プロセス条件は以下の通りである。
上部電極の高周波電力:60MHz、1500W
下部電極の高周波電力:2MHz、400W
処理圧力:3.3Pa(25mTorr)
処理ガス:CF4/Ar/O2=70/750/15sccm
b.SiO2膜のエッチング時のプロセス条件
上部電極の高周波電力:6MHz、3000W
下部電極の高周波電力:2MHz、3300W
処理圧力:5.3Pa(40mTorr)
処理ガス:C4F8/Ar/Xe/O2=35/別記/別記/27sccm
なおArとXeの流量は各例毎に設定しているので各例において記載している。
A.比較例1
上記のプロセス条件において、Arの流量を1400sccmとしXeの流量をゼロとした。
B.実施例1−1
上記のプロセス条件において、ArとXeとの流量を夫々1250sccm及び150sccmとした。
C.実施例1−2
上記のプロセス条件において、ArとXeとの流量を夫々1150sccm及び250sccmとした。
D.実施例1−3
上記のプロセス条件において、ArとXeとの流量を夫々1050sccm及び350sccmとした。
E.実験結果
各例毎に、SiO2膜62のエッチングを行った後、レジストマスク7を除去してSiO2膜62の表面におけるホール64の形状をSEMにより観察し、またSiO2膜62のエッチングの途中でプロセスを停止して、レジストマスク7の残存膜厚とホール64の深さとから選択比を求めた。なおSiO2膜62のエッチングは、計算で求めた終点よりも長い時間エッチング、即ちオーバーエッチングを行った。
(実験2)
CF系のガスとしてC4F8ガスを用いる代わりにC4F6ガスを用い、更にO2ガスの流量を55sccmとした他は、実験1と同様にして全く同様の実験を行った。SiO2膜62のホール64の形状及びレジストマスク71の断面形状については、実施例1と同様の傾向であったが、選択比についてはXeガスがゼロ、150sccm、250sccm及び350sccmの場合には夫々5.4、6.6、5.8及び6.2であったことから、選択比が最大となる不活性ガス中のXeガスの割合は、ガスの種類によって変わってくることが分かる。
(実験3)
CF系のガスとしてC4F8ガスを用いる代わりにC5F8ガスを用いて同様の実験を行った。ただしこの例ではXeガスを加えた場合と加えない場合との比較を行うのではなく、Xeガスを加えた状態でパラメータを振って調べてみた。具体的には、C5F8/Xe/O2=24/175/40sccmとし、Arガスを525sccm〜825sccmの間で種々設定した。またプロセス圧力を2.6Pa(20mTorr)〜4Pa(30mTorr)の間で種々設定し、更に下部電極の高周波電力を夫々3000W〜3800Wの間で種々設定した。いずれの場合においてもSiO2膜62のホール64の形状及びレジストマスク71の断面形状は良好であったが、上記のパラメータを振った範囲においては、殆ど差がなかった。従ってこの結果からC5F8ガスの場合にも同様の効果があることが分かる。
(実験4)
レジストマスク7のホール71が図5に示すように各々長穴形状でありかつ縦横に配列されているウエハに対して同様にしてエッチングを行った。ホール71における縦の長さD1及び横の長さD2は夫々300nm及び150nmであり、ホール71同士の相互間隔dは120nmである。またレジストマスク7の膜厚は400nmであり、被エッチング部位の材質はBPSG膜(ボロン、リンドープのシリケートガラス膜)であって、その膜厚は2000nmである。プロセス条件は以下の通りであるが、高周波電力の周波数は実験1と同様であるため記載していない。
上部電極の高周波電力:1000W
下部電極の高周波電力:750W
処理圧力:6.7Pa(50mTorr)
処理ガス:CHF3/CH2F2/Ar/O2=20/35/300/15sccm
b.SiO2膜のエッチング時のプロセス条件
上部電極の高周波電力:1600W
下部電極の高周波電力:1500W
処理圧力:3.6Pa(27mTorr)
処理ガス:C4F8/Ar/Xe/O2=48/別記/別記/18sccm
なおArとXeの流量は各例毎に設定しているので各例において記載している。
A.比較例4
上記のプロセス条件において、Arの流量を600sccmとしXeの流量をゼロとした。
B.実施例4−1
上記のプロセス条件において、ArとXeとの流量を夫々480sccm及び120sccmとした。
C.実施例4−2
上記のプロセス条件において、ArとXeとの流量を夫々450sccm及び150sccmとした。
D.実施例4−3
上記のプロセス条件において、ArとXeとの流量を夫々420sccm及び180sccmとした。
E.実験結果
各例毎に、実験1と同様の観察を行い、またウエハの中央部について選択比を求めた。図6は、レジストマスクを除去してBPSG膜を上面から見たホールの形状をイメージとして表すために、SEMによる写真に基づいて記載した図であり、また選択比についても記載してある。写真観察の結果から実施例1と同様の結果であることが分かった。即ち不活性ガスとしてXeを加えないでArガスのみを用いた場合には、ホール64の形状が乱れていて内周面にストライエーションが発生しているが、Xeガスを加えると、ホール64の形状の乱れが少なくなると共に、レジストマスク71の断面形状も良好になり、Xeガスを増やすにつれて改善されていた。また選択比についても、Xeガスを加えることにより選択比が向上するが、Xeガスの流量が150sccmよりも180sccmの方が選択比が小さいことから、この例においてもArガス及びXeガスの総流量に対してXeガスの流量の割合がある値を越えると選択比が低下していくことが分かる。
(実験5)
実験4で用いたウエハにおいてBPSG膜を2000nmとした他は同様のウエハを用いてエッチングを行った。この例ではホールの深さ方向の形状を直線化するために2段階でエッチングを行った。反射防止膜のエッチングのプロセス条件は実験4と同様であり、BPSG膜のエッチングのプロセス条件は以下の通りである。
上部電極の高周波電力:1800W
下部電極の高周波電力:0W
処理圧力:3.6Pa(27mTorr)
処理ガス:C4F8/Xe/Ar/O2=48/120/480/18sccm
処理時間:5秒
b.第1のエッチング工程
上記の着火プロセスにおける条件において下部電極の高周波電力を1500Wとして120秒間エッチングを行った。
上部電極の高周波電力:1800W
下部電極の高周波電力:1800W
処理圧力:2.7Pa(20mTorr)
処理ガス:C4F6/CF4/Xe/Ar/O2=21/7/別記/別記/19sccm
なおArとXeの流量は各例毎に設定しているので各例において記載している。
A.比較例5
上記のプロセス条件において、Arの流量を500sccmとしXeの流量をゼロとした。
B.実施例5−1
上記のプロセス条件において、ArとXeとの流量を夫々450sccm及び50sccmとした。
C.実施例5−2
上記のプロセス条件において、ArとXeとの流量を夫々400sccm及び100sccmとした。
D.実施例5−3
上記のプロセス条件において、ArとXeとの流量を夫々375sccm及び125sccmとした。
E.実験結果
各例毎に、実施例1と同様の観察を行い、またウエハの中央部について選択比を求めた。写真観察の結果から実施例5と同様の結果であり、この場合においてもXeガスの添加によりホール64の形状が改善されることが分かった。また比較例5、実施例5−1、5−2及び5−3のレジストエッチングレートは夫々63nm/min、54nm/min、49nm/min、69nm/minとなり、同様の傾向にあることが分かった。
(実験6)
レジストマスク7のホール71が図7(a)に示すように各々円形状でありかつ縦横に配列されているウエハに対して同様にしてエッチングを行った。ホール71の口径D3は160nmであり、ホール71同士の相互間隔dは150nmである。またレジストマスク7の膜厚は350nmである。被エッチング部位はTEOSを原料としてCVDにより成膜したSiO2膜であり、その膜厚は2000nmである。プロセス条件は以下の通りである。
上部電極の高周波電力:1500W
下部電極の高周波電力:200W
処理圧力:20Pa(150mTorr)
処理ガス:CF4/CO=160/30sccm
b.SiO2膜のエッチング時のプロセス条件
上部電極の高周波電力:2800W
下部電極の高周波電力:3800W
処理圧力:2.7Pa(20mTorr)
処理ガス:C4F6/C4F8/Ar/Xe/O2=35/10/別記/別記/44sccm
A.比較例6
上記のプロセス条件において、Arの流量を700sccmとしXeの流量をゼロとした。
B.実施例6
上記のプロセス条件において、ArとXeとの流量を夫々350sccm及び350sccmとした。
C.実験結果
各例毎に、実施例1と同様の観察を行い、またウエハの中央部について選択比を求めた。図7(b)、(c)は、レジストマスクを除去してSiO2膜を上面から見たホールの形状をイメージとして表すために、SEMによる写真に基づいて記載した図である。この例においても不活性ガスとしてXeを加えないでArガスのみを用いた場合には、ホール71の形状が乱れていて内周面にストライエーションが発生しているが、Xeガスを加えると、ホール64の形状が改善されていた。選択比についても、Xeガスを加えることにより選択比が6.8から8.0に向上している。
(実験7)
SiCOH膜をエッチングするにあたり、本発明の方法を利用するとホール上端部の広がりを抑えられること及び下地膜であるSiC膜との選択比が良好であることを確認するための実験(実験例7−1及び実験例7−2)を図1に示す装置を用いて行った。
(実験例7−1)
実験に用いた基板表面の構造は、図9に示した構造と同様であり、シリコン基板の上に順番にSiC(炭化ケイ素)膜82、SiCOH膜81、レジスト膜83が積層されているものを用いた。プロセス条件は以下に示す通りである。
[メインステップ時のプロセス条件]
上部電極の高周波電力:60MHz、400W
下部電極の高周波電力:2MHz、1500W
処理圧力:13.3Pa(100mTorr)
処理ガス:CHF3/Ar/Xe/N2=60/別記/別記/130sccm
[オーバーエッチステップ時のプロセス条件]
上部電極の高周波電力:60MHz、800W
下部電極の高周波電力:2MHz、2800W
処理圧力:4Pa(30mTorr)
処理ガス:C4F8/Ar/Xe/N2=60/別記/別記/180sccm
なおArとXeの流量は、各例において記載している。またメインステップとは概略的に言えばSiCOH膜81をエッチングしている段階であり、オーバーエッチステップとは下地膜であるSiC膜82をエッチングしている段階である。即ちSiCOH膜81をエッチングしているときに各部位のエッチング速度が異なるので、先に下地膜に届いた部位はオーバーエッチになり、最も遅い部位は下地膜に向かってエッチングされることになる。オーバーエッチステップとメインステップとの切り換わるタイミングは、例えば最もエッチング速度の速い部位において下地膜が露出するであろうタイミングを調べておき、そのタイミングとすることができる。
上記のプロセス条件において、メインステップ及びオーバーエッチステップ共に、Arの流量を1000sccmとしXeの流量をゼロとした。
上記のプロセス条件において、メインステップ及びオーバーエッチステップ共に、ArとXeとの流量を夫々800sccm及び200sccmとした。
各例毎に、メインステップ及びオーバーエッチステップを行った後、レジストマスクを除去してSiCOH膜81の表面におけるホールの形状をSEM(Scanning Electoron Microscope)により観察した。
実験に用いた基板表面の構造は図11に示す通りである。84は反射防止膜、85はTEOS膜、である。TEOS膜85は、TEOS(Tetra Ethyl Ortho Silicate)を原料としてCVDにより成膜したSiO2膜であり、ハードマスクのために設けられている。即ちレジストのみでマスクを形成すると消耗が激しいためにハードマスクをレジストの下に敷いて多層化し、マスクの消耗を抑えるようにしている。図11において、レジスト膜83の膜厚は380nm、反射防止膜の膜厚84は65nm、TEOS膜(SiO2膜)85の膜厚は50nm、SiCOH膜81の膜厚は360nm、SiC(炭化ケイ素)膜82の膜厚は50nmである。プロセス条件は以下に示す通りである。なお反射防止膜のエッチング時のプロセス条件については、既述の実験例とほぼ同様であることから、記載を省略する。
メインステップに続いてオーバーエッチステップを行っているが、オーバーエッチステップにおいて選択比を求めた。
〔オーバーエッチステップ時のプロセス条件〕
上部電極の高周波電力:60MHz、1500W
下部電極の高周波電力:2MHz、3000W
処理圧力:6.7Pa(50mTorr)
処理ガス:C4F8/Ar/Xe/N2=60/別記/別記/200sccm
なおArとXeの流量は、各例において記載している。
上記のプロセス条件において、Arの流量を1000sccmとしXeの流量をゼロとした。
上記のプロセス条件にいて、ArとXeとの流量を夫々600sccm及び400sccmとした。
ウエハの中央部においてパターンが密な部分の選択比と疎な部分の選択比及びウエハの周縁部においてパターンが密な部分の選択比と疎な部分の選択比を求めた。その結果を図12に示す。
3 上部電極
31 ガス供給路
35 高周波電源部
4 載置台(下部電極)
41 静電チャック
W 半導体ウエハ
62 SiO2膜
63 反射防止膜
64 ホール
7 レジストマスク
71 ホール
80 ホール
81 SiCOH膜
82 SiC膜
83 レジスト膜
84 反射防止膜
85 TEOS膜
Claims (6)
- レジストマスクに形成された互いに隣接するホール同士の離間間隔が200nm以下のパターンを含む基板に対してプラズマによりエッチングを行う方法において、
前記レジストマスクを用いてエッチングされる膜は、シリコン及び酸素を含む絶縁膜であり、
活性種生成用のガスであるC4F8ガスと、キセノンガス及びアルゴンガスを含み、キセノンガスとアルゴンガスとの総流量に対するキセノンガスの流量の比率が0.1以上、0.25以下である不活性ガスと、を含む処理ガスをプラズマ化してエッチングを行うことを特徴とするプラズマエッチング方法。 - 前記処理ガスは、更に酸素ガスを含むことを特徴とする請求項1に記載のプラズマエッチング方法。
- 前記レジストマスクに形成された互いに隣接するホールは、容量素子を埋め込むためのホールをエッチングするためのパターンであるか、あるいは、コンタクトホールをエッチングするためのパターンであることを特徴とする請求項1または2に記載のプラズマエッチング方法。
- 下地膜の上に積層されたシリコン及び酸素を含む絶縁膜をプラズマによりエッチングして凹部を形成する方法において、
活性種生成用のガスであるC4F8ガスと、アルゴンガス及びキセノンガスを含み、キセノンガスとアルゴンガスとの総流量に対するキセノンガスの流量の比率が0.1以上、0.25以下である不活性ガスと、を含む処理ガスをプラズマ化してエッチングを行うことを特徴とするプラズマエッチング方法。 - シリコン及び酸素を含む絶縁膜は、水素化酸炭化ケイ素膜(SiCOH膜)であることを特徴とする請求項4記載のプラズマエッチング方法。
- 下地膜は、炭化シリコン膜、窒化シリコン膜、酸窒化ケイ素膜(SiON膜)及び酸炭化ケイ素膜(SiCO膜)から選択された膜であることを特徴とする請求項4または5記載のプラズマエッチング方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238250A JP4729884B2 (ja) | 2003-09-08 | 2004-08-18 | プラズマエッチング方法 |
CN200410073909.6A CN1595619A (zh) | 2003-09-08 | 2004-09-06 | 等离子体蚀刻方法 |
CN2008101809249A CN101447426B (zh) | 2003-09-08 | 2004-09-06 | 等离子体蚀刻方法 |
US10/935,103 US7300881B2 (en) | 2003-09-08 | 2004-09-08 | Plasma etching method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003315844 | 2003-09-08 | ||
JP2003315844 | 2003-09-08 | ||
JP2004238250A JP4729884B2 (ja) | 2003-09-08 | 2004-08-18 | プラズマエッチング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005109444A JP2005109444A (ja) | 2005-04-21 |
JP4729884B2 true JP4729884B2 (ja) | 2011-07-20 |
Family
ID=34554182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004238250A Expired - Fee Related JP4729884B2 (ja) | 2003-09-08 | 2004-08-18 | プラズマエッチング方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7300881B2 (ja) |
JP (1) | JP4729884B2 (ja) |
CN (2) | CN101447426B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285942A (ja) * | 2004-03-29 | 2005-10-13 | Tadahiro Omi | プラズマ処理方法及びプラズマ処理装置 |
US7352064B2 (en) * | 2004-11-04 | 2008-04-01 | International Business Machines Corporation | Multiple layer resist scheme implementing etch recipe particular to each layer |
DE112006002927B4 (de) * | 2006-01-09 | 2010-06-02 | Seoul Opto Device Co. Ltd., Ansan | Licht emittierende Diode mit ITO-Schicht und Verfahren zur Herstellung einer solchen |
JP4922718B2 (ja) * | 2006-10-04 | 2012-04-25 | 株式会社日立ハイテクノロジーズ | 絶縁膜ドライエッチング方法 |
JP5214152B2 (ja) * | 2007-02-08 | 2013-06-19 | 東京エレクトロン株式会社 | プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体 |
JP2008198659A (ja) * | 2007-02-08 | 2008-08-28 | Tokyo Electron Ltd | プラズマエッチング方法 |
KR20100031962A (ko) * | 2008-09-17 | 2010-03-25 | 삼성전자주식회사 | 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법 |
TWI435386B (zh) * | 2009-07-21 | 2014-04-21 | Ulvac Inc | 被膜表面處理方法 |
WO2014092856A1 (en) | 2012-12-14 | 2014-06-19 | The Penn State Research Foundation | Ultra-high speed anisotropic reactive ion etching |
WO2016052291A1 (ja) * | 2014-09-30 | 2016-04-07 | 住友大阪セメント株式会社 | 静電チャック装置 |
CN109324369A (zh) * | 2018-12-12 | 2019-02-12 | 科新网通科技有限公司 | 一种平面波导器件的生产工艺 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000208499A (ja) * | 1999-01-06 | 2000-07-28 | Internatl Business Mach Corp <Ibm> | 自己整合スペ―サを有する半導体構造の製造方法 |
JP2003045964A (ja) * | 2001-07-30 | 2003-02-14 | Nec Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335612A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US6544429B1 (en) * | 1999-03-25 | 2003-04-08 | Applied Materials Inc. | Enhancement of silicon oxide etch rate and substrate selectivity with xenon addition |
US6949203B2 (en) * | 1999-12-28 | 2005-09-27 | Applied Materials, Inc. | System level in-situ integrated dielectric etch process particularly useful for copper dual damascene |
US6942816B2 (en) * | 2003-02-12 | 2005-09-13 | Lam Research Corporation | Methods of reducing photoresist distortion while etching in a plasma processing system |
-
2004
- 2004-08-18 JP JP2004238250A patent/JP4729884B2/ja not_active Expired - Fee Related
- 2004-09-06 CN CN2008101809249A patent/CN101447426B/zh not_active Expired - Fee Related
- 2004-09-06 CN CN200410073909.6A patent/CN1595619A/zh active Pending
- 2004-09-08 US US10/935,103 patent/US7300881B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000208499A (ja) * | 1999-01-06 | 2000-07-28 | Internatl Business Mach Corp <Ibm> | 自己整合スペ―サを有する半導体構造の製造方法 |
JP2003045964A (ja) * | 2001-07-30 | 2003-02-14 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101447426B (zh) | 2012-05-02 |
US20050101137A1 (en) | 2005-05-12 |
US7300881B2 (en) | 2007-11-27 |
CN101447426A (zh) | 2009-06-03 |
JP2005109444A (ja) | 2005-04-21 |
CN1595619A (zh) | 2005-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI796358B (zh) | 選擇性蝕刻的自對準通孔製程 | |
US6211092B1 (en) | Counterbore dielectric plasma etch process particularly useful for dual damascene | |
US6197680B1 (en) | Method for forming conductive line | |
JP4657458B2 (ja) | 低容量の誘電体層をエッチングするための技術 | |
US20060172546A1 (en) | Dry-etching method | |
JP2013030778A (ja) | 二層レジストプラズマエッチングの方法 | |
JP2002525840A (ja) | 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス | |
KR20030086998A (ko) | 유기질 저유전율 물질 에칭을 위한 독자적 방법 | |
JP4477750B2 (ja) | エッチング方法 | |
KR20140095031A (ko) | 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법 | |
JP2008198659A (ja) | プラズマエッチング方法 | |
JP4729884B2 (ja) | プラズマエッチング方法 | |
JP4451934B2 (ja) | 導電層をエッチングする方法及び集積回路 | |
JP4351806B2 (ja) | フォトレジストマスクを使用してエッチングするための改良技術 | |
KR20150031227A (ko) | 플라즈마 에칭 방법 및 플라즈마 처리 장치 | |
JP4827567B2 (ja) | プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体 | |
JP5011782B2 (ja) | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 | |
WO2003081655A1 (fr) | Procédé d'attaque chimique au plasma | |
JP2007508697A (ja) | 一酸化二窒素を使用したエッチバック方法 | |
US6844264B2 (en) | Dry etching method | |
JP4643916B2 (ja) | 層間絶縁膜のドライエッチング方法及びその装置 | |
JP2001118825A (ja) | エッチング方法 | |
JP4615290B2 (ja) | プラズマエッチング方法 | |
JP2021028968A (ja) | 基板および基板処理方法 | |
KR102646804B1 (ko) | 실리콘 질화물층을 포함하는 기판을 처리하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070727 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100712 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110118 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110322 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110404 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4729884 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |