JP2008198659A - プラズマエッチング方法 - Google Patents

プラズマエッチング方法 Download PDF

Info

Publication number
JP2008198659A
JP2008198659A JP2007029580A JP2007029580A JP2008198659A JP 2008198659 A JP2008198659 A JP 2008198659A JP 2007029580 A JP2007029580 A JP 2007029580A JP 2007029580 A JP2007029580 A JP 2007029580A JP 2008198659 A JP2008198659 A JP 2008198659A
Authority
JP
Japan
Prior art keywords
gas
film
processing
plasma etching
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007029580A
Other languages
English (en)
Inventor
Ryoichi Yoshida
亮一 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2007029580A priority Critical patent/JP2008198659A/ja
Priority to US12/025,341 priority patent/US8138096B2/en
Publication of JP2008198659A publication Critical patent/JP2008198659A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】シリコンと炭素とを含む被エッチング基板に対してプラズマエッチングを行ってホールを形成する場合、ホール同士の端部の間隔が例えば１０μｍ以上に広い場合や０．１μｍ程度に狭い場合であっても、エッチングストップ膜を貫通することなく、更に途中でエッチングが停止することなくエッチングを行うこと。
【解決手段】メインエッチングの後のオーバーエッチングを行う際に、炭素とフッ素とを含む処理ガスをプラズマ化して、更に基板に対向するように設けられた上部電極に負の直流電圧を印加する。
【選択図】図６

Description

本発明は、基板に対して、ホールの配列密度が高い密の領域と、ホールの配列密度の低い疎の領域と、をプラズマ処理によって形成する技術に関する。
半導体デバイスの低誘電率膜として、ｋ値（比誘電率）が例えば２．５〜２．７程度もの低い値になるＳｉＯＣＨ膜が知られている。
この低誘電率膜に銅配線を形成するデュアルダマシン法においては、例えば図９（ａ）に示すように、基板１００に下層配線１０１を形成した後、この下層配線１０１から上層側の低誘電率膜である層間絶縁膜１０４に銅が拡散しないように、バリア膜としてＳｉ及びＣを含む材料例えばＳｉＣＮ膜１０３が積層され、その上に層間絶縁膜１０４が積層される。このＳｉＣＮ膜１０３は、層間絶縁膜１０４にビアホール１０６を形成するときのエッチストップ膜としての役割を果たす。
ところで、前記層間絶縁膜１０４にビアホールを形成する場合、ＳｉＣＮ膜１０３と層間絶縁膜１０４との組成比が非常に近いことから、層間絶縁膜１０４を概ねエッチングするメインエッチングの後に、プロセスガスを反応生成物が増加するガスに変更してオーバーエッチングを行い、副生成物をビアホール１０６の底に堆積させて、この堆積物１０７の量と活性種の量とを調整して、エッチングレートを落とすことにより、面内におけるビアホール１０６の深さを揃えるようにしている。このオーバーエッチングによって生成した副生成物は、上記のようにその一部が堆積物１０７としてビアホール１０６の底面などに堆積して、その他の部分がガス化して処理ガスと共に排出される。
ところが、基板１００の面内においては、デバイスの構造によっては、ビアホール１０６の端部同士の間隔が例えば０．１μｍ程度と狭く密に形成された場所や、２μｍ程度と広く疎に形成された場所がある。このように面内においてビアホール１０６の間隔にばらつきがある場合、副生成物の量はビアホール１０６毎に変わらないが、ビアホール１０６内からガス化してウェハＷの表面に滞留する副生成物は、ビアホール１０６の間隔が密の領域では多く、疎の領域では少なくなり、面内においてばらついてしまう。
このガス化した副生成物は、プラズマのエネルギーによって活性化され、エッチングに寄与する活性種を生成して、既述のビアホール１０６の底面に堆積した堆積物１０７をエッチングする。そのため、面内においてこの副生成物の生成量にばらつきがある場合には、結果として活性種の量が不均一となり、ビアホール１０６の深さがばらついてしまう。このことから、このように面内においてビアホール１０６の分布に偏りがある場合には、できるだけ均一な深さにエッチングするために、例えば処理温度、処理圧力またはプラズマのエネルギーなどの処理条件を調整している。
しかしながら、デバイスによっては、ビアホール１０６同士の間隔が１０μｍ以上に形成された超疎と呼ばれる領域もあり、このような場所では、更に活性種の量が少なくなるので、例えば図９（ｂ）に示すように、エッチングが途中で止まってしまう場合がある。上述したように、オーバーエッチングはゆっくり行われることから、活性種の量が少ないと、エッチング速度が非常に遅くなり、ビアホール１０６の密に形成された領域と比較すると、エッチングが止まったように見受けられる。
また、このビアホール１０６同士の間隔が超疎の領域において、エッチングを最後まで進行させるように、例えば不活性ガスや酸素ガスの流量などの処理条件を調整すると、ビアホール１０６が密に形成された場所においては、図９（ｃ）に示すように、ビアホール１０６がＳｉＣＮ膜１０３を貫通して、下層配線１０１に達してしまうおそれがある。即ち、このようにビアホール１０６同士の間隔が密の領域と超疎の領域とからなるパターンを層間絶縁膜１０４にエッチングにより形成するにあたり、ＳｉＣＮ膜１０３との選択比を取りつつ、ビアホール１０６の抜け性を向上させることは、非常に困難である。このことから、ビアホール１０６の分布に大きな偏りがある基板１００では、面内において全てのビアホール１０６の底がＳｉＣＮ膜１０３の上端面から下端面の間（ＳｉＣＮ膜１０３内）に収まるように、処理条件を厳密に制御しなければならないので、処理条件の自由度がかなり限られてしまう。また、デバイスを高積層化するために、ＳｉＣＮ膜１０３の膜厚を薄くすることが求められており、そのような場合には、より厳密な処理条件の制御が必要となる。
特許文献１には、ＳｉＣ膜の上方に形成されたＳｉＯＣ系膜に対してエッチングを行う際に、上部電極に負の直流電圧を印加して、選択比を高める技術が記載されているが、上記のビアホール１０６の分布に偏りがある基板１００については何ら検討されていない。
特開２００６−２７００１７（（００７３）、（００８４）、（０１７３））
本発明はこのような事情の下になされたものであり、その目的は、シリコンと炭素とを含む絶縁膜に対してプラズマエッチングによりビアホールを形成するにあたり、ビアホールの分布に偏りがある基板であっても、その下地膜であるシリコンと炭素とを含む膜との選択比を落とすことなく、均等な深さとなるようにエッチングできる技術を提供することにある。
本発明のプラズマエッチング方法は、
上部電極と下部電極との間にプラズマ生成用の高周波電力を印加して処理ガスをプラズマ化すると共に、下部電極にバイアス用の高周波電力を印加する平行平板型のプラズマエッチング装置を用い、
シリコンと炭素とを含む下地膜、シリコンと炭素とを含む被エッチング膜である絶縁膜及びパターンの形成されたレジストマスクが下からこの順番で積層された基板に対して、ホールの配列密度が高い密の領域とホールの配列密度が低い疎の領域とを含むホール群を前記絶縁膜にプラズマエッチングにより形成するプラズマエッチング方法において、
前記基板を処理容器内の下部電極をなす載置台に載置する工程と、
前記処理容器内に炭素及びフッ素を含む第１の処理ガスを供給して、プラズマエッチングにより前記下地膜に近い深さまで前記絶縁膜にホールを形成する第１のエッチング工程と、
次いで、前記処理容器内に炭素及びフッ素を含むガスと不活性ガスとを含む第２の処理ガスを供給し、上部電極に負の直流電圧を印加した状態でプラズマエッチングにより前記ホールを下地膜まで到達させる第２のエッチング工程と、を含むことを特徴とする。
前記ホールは、下層配線と上層配線とを接続する電極部あるいは接続部を埋め込むためのビアホールであることが好ましい。
前記密の領域は、前記開口部の端部同士の距離が０．１μｍ以下であることが好ましい。
前記疎の領域は、前記開口部の端部同士の距離が１０μｍ以上であることが好ましい。
前記下地膜は、シリコン、炭素及び窒素からなる膜であり、前記絶縁膜は、シリコン、酸素、炭素及び水素からなる膜であることが好ましい。
前記第１の処理ガスは、ＣＦ4ガスと不活性ガスとを含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
前記第２の処理ガスは、Ａｒガスと、窒素ガスまたはＯ2ガスと、を含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
前記絶縁膜は、比誘電率が２．５以下の多孔質膜であっても良い。
前記第１の処理ガスは、更にＯ2ガスを含んでいても良い。
また、前記第１の処理ガスは、ＣＦ4ガス、不活性ガス及びＯ2ガスを含み、更にＣＨ2Ｆ2ガス及びＣＨＦ3ガスのうち少なくとも１種を含み、
前記第２の処理ガスは、Ａｒガスと、窒素ガスまたはＯ2ガスと、を含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
前記絶縁膜は、比誘電率が２．７以上３．０以下の高密度膜であっても良い。
前記第１の処理ガスは、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含んでいても良い。
本発明は、シリコンと炭素とを含む下地膜の上方に積層したシリコンと炭素とを含む絶縁膜に対して、プラズマエッチングを行い、例えばビアホールの配列密度が高い領域と低い領域とを形成するにあたり、オーバーエッチング時に平行平板型のプラズマエッチング装置の上部電極に負の直流電圧を印加するようにしているため、後述の実験例からも明らかなように、ビアホールの配列密度の高い領域と低い領域との間でビアホールの深さを揃えることができる。
本発明におけるプラズマ処理方法を実施するためのプラズマ処理装置の一例について、図１を参照して説明する。プラズマ処理装置５１は、真空チャンバからなる処理容器２１と、この処理容器２１内の底面中央に配設された載置台３と、処理容器２１の上面部に設けられた上部電極４と、を備えている。
処理容器２１は電気的に接地されており、また処理容器２１の底面の排気口２２には排気管２４を介して真空ポンプ等を含む排気装置２３が接続されている。処理容器２１の壁面にはウェハＷの搬送口２５が設けられており、この搬送口２５はゲートバルブ２６によって開閉可能となっている。
載置台３は、下部電極３１とこの下部電極３１を下方から支持する支持体３２とからなり、処理容器２１の底面に絶縁部材３３を介して配設されている。載置台３の上部には静電チャック３４が設けられており、高圧直流電源３５から電圧が印加されることによって、載置台３上にウェハＷが静電吸着される。
載置台３内には所定の温調媒体が通る温調流路３７が形成されており、温調媒体によってウェハＷの温度が所望の温度に調整されるように構成されている。
また、載置台３の内部にはＨｅ（ヘリウム）ガス等の熱伝導性ガスをバックサイドガスとして供給するガス流路３８が形成されており、このガス流路３８は載置台３の上面の複数箇所で開口している。これらの開口部は静電チャック３４に設けられた前記貫通孔３４ａと連通している。
前記下部電極３１は、ハイパスフィルタ（ＨＰＦ）３ａを介して接地されており、例えば周波数が１３．５６ＭＨｚの高周波電源３１ａが整合器３１ｂを介して接続されている。
また下部電極３１の外周縁には静電チャック３４を囲むようにフォーカスリング３９が配置され、プラズマ発生時にこのフォーカスリング３９を介してプラズマが載置台３上のウェハＷに集束するように構成されている。
上部電極４は中空状に形成されており、その下面には処理容器２１内へ処理ガスを分散供給するための多数の孔４１が例えば均等に配置されてガスシャワーヘッドを構成している。また上部電極４の上面中央にはガス供給路であるガス導入管４２が設けられ、このガス導入管４２は絶縁部材２７を介して処理容器２１の上面中央を貫通している。そしてこのガス導入管４２は上流側において５本に分岐して分岐管４２Ａ〜４２Ｅを形成し、バルブ４３Ａ〜４３Ｅと流量制御部４４Ａ〜４４Ｅとを介してガス供給源４５Ａ〜４５Ｅに接続されている。このバルブ４３Ａ〜４３Ｅ、流量制御部４４Ａ〜４４Ｅはガス供給系４６を構成している。
上部電極４は、ローパスフィルタ（ＬＰＦ）４７を介して接地されており、高周波電源３１ａの高周波よりも周波数の高い高周波例えば６０ＭＨｚのプラズマ発生手段である高周波電源４ａが整合器４ｂを介して接続されている。また、この上部電極４には、高周波フィルタ４ｃ及びスイッチ４ｄを介して直流電源４８が接続されており、上部電極４に例えば９００Ｖの負の直流電圧を印加できるように構成されている。
上部電極４に接続された高周波電源４ａからの高周波は、処理ガスをプラズマ化するためのものである。下部電極３１に接続された高周波電源３１ａからの高周波は、ウェハＷにバイアス電力を印加することでプラズマ中のイオンをウェハＷ表面に引き込むものである。また、直流電源４８からの負の直流電圧は、ウェハＷの近傍においてプラズマの密度を高めて、ウェハＷの面内において活性種の偏析を少なくするためのものである。
プラズマ処理装置５１には、例えばコンピュータからなる制御部２Ａが設けられており、この制御部２Ａはプログラム、メモリ、ＣＰＵからなるデータ処理部などを備えており、前記プログラムには制御部２Ａからプラズマ処理装置５１の各部に制御信号を送り、後述の各ステップを進行させることでウェハＷの処理や搬送を行うように命令が組み込まれている。また、例えばメモリには処理圧力、処理温度、処理時間、ガス流量または電力値などの処理パラメータの値が書き込まれる領域を備えており、ＣＰＵがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこのプラズマ処理装置５１の各部位に送られることになる。このプログラム（処理パラメータの入力操作や表示に関するプログラムも含む）は、コンピュータ記憶媒体例えばフレキシブルディスク、コンパクトディスク、ＭＯ（光磁気ディスク）、ハードディスクなどの記憶部２Ｂに格納されて制御部２Ａにインストールされる。
次に、このプラズマ処理装置５１を用いた本発明のプラズマ処理方法の一例について説明する。まず、ウェハＷを図示しない基板搬送手段によって処理容器２１内の載置台３上に水平に載置した後、ゲートバルブ２６を閉じる。引き続きガス流路３８からバックサイドガスを供給して、ウェハＷを所定の温度に調整する。その後以下のステップを行う。
ここで、ウェハＷの表面部の構造を図２に示す。このウェハＷは、金属配線７１が埋設されたｎ（ｎは１以上の整数）番目の層であるＳｉＣＯＨ膜７２、エッチングストップ膜として形成された下地膜のＳｉＣＮ膜７３、（ｎ＋１）番目の層であり、本発明における被エッチング膜である絶縁膜（ビア層低誘電率膜）のＳｉＣＯＨ膜７４及び絶縁膜（ビア層キャップ膜）である酸化シリコン膜７５が下からこの順番に積層されている。このウェハＷは、ＳｉＣＯＨ膜７４内に（ｎ＋１）番目の配線層を形成する工程の途中段階の例を示している。
また、既述の酸化シリコン膜７５の上方には、ＳｉＣＯＨ膜７４内にデュアルダマシン法によって溝とビアホール８１とからなる開口部を形成するために、開口部８０の形成されたＴｉＮ膜７６、ＳｉＯＮ膜７７及びレジストマスク７８が下からこの順番で積層されている。ＴｉＮ膜７６及びＳｉＯＮ膜７７は、ビアホール８１を形成した後、ハードマスクとしてトレンチの溝を形成するためのものである。尚、レジストマスク７８の下方側には、反射防止膜７９が形成されている。
ＳｉＣＮ膜７３、ＳｉＣＯＨ膜７４、酸化シリコン膜７５、ＴｉＮ膜７６、ＳｉＯＮ膜７７、反射防止膜７９及びレジストマスク７８の膜厚は、それぞれ例えば６００Å、３４００Å、５００Å、３００Å、３００Å、１０００Å、２６００Åとなっている。
また、このウェハＷには、レジストマスク７８に形成された開口部８０の端部同士の間隔Ｌが例えば０．１μｍ程度と密に形成された領域、２μｍ程度と疎に形成された領域及び１０μｍ以上に超疎に形成された領域がある。この「開口部８０の端部同士の間隔Ｌ」とは、図３に示すように、隣接する開口部８０間の距離が最も近い場所の間隔を示している。尚、この図３は、一つのデバイスをなすウェハＷ上のある一部分を拡大して示した例である。また、密の領域と疎の領域とでは、エッチングを行うときの反応の傾向が似ているので、以後の説明では、密の領域と超疎に形成された領域とを図示する。レジストマスク７８には、個々のデバイスを構成する複数の開口部８０を囲むように、シールドリングと呼ばれる溝状の開口部が形成されていて、以下のビアホール８１をエッチングする際に、このビアホール８１と同様にエッチングされていくが、ここでは図示を省略する。
（ステップ１：酸化シリコン膜７５のエッチング工程）
排気装置２３により排気管２４を介して処理容器２１内の真空排気を行い、処理容器２１内を所定の真空度例えば２０Ｐａ（１５０ｍＴｏｒｒ）に保持した後、ガス供給系４６より処理ガスとして例えばＣＦ4ガスを例えば２００ｓｃｃｍの流量で供給する。続いて周波数が６０ＭＨｚ、電力が例えば１０００Ｗの高周波を上部電極４に供給して、前記処理ガスをプラズマ化すると共に、バイアス用の高周波として周波数が１３．５６ＭＨｚ、電力が例えば６００Ｗの高周波を下部電極３１に供給する。
このプラズマ中には、炭素とフッ素との化合物の活性種が含まれており、酸化シリコン膜７５がこれら活性種雰囲気に曝されると、膜中の原子と反応した化合物が生成され、これにより図４（ａ）に示すように、反射防止膜７９及び酸化シリコン膜７５がエッチングされる。このエッチングによって、ＳｉＣＯＨ膜７４が僅かに例えば５０ｎｍ程度エッチングされる。また、レジストマスク７８も僅かにエッチングされて、膜厚が例えば１２０ｎｍ程度に減少する。
（ステップ２：ＳｉＣＯＨ膜７４のエッチング工程（メインエッチング））
酸化シリコン膜７５のエッチング終了後、高周波電源４ａ、３１ａからの給電を止めて処理容器２１内におけるプラズマの発生を停止した後、ガス供給系４６からのガスの供給を止める。次に排気装置２３により処理容器２１内を排気して残存しているガスを除去して処理容器２１内を所定の真空度例えば９．３Ｐａ（７０ｍＴｏｒｒ）に保持して、以下の第１のエッチング工程であるメインエッチングを行う。
ガス供給系４６より第１の処理ガスとして例えばＣＦ4ガス、ＣＨ2Ｆ2ガス、Ｎ2ガス及びＯ2ガスを所定の流量例えばそれぞれ５０、２５、３５０、１０ｓｃｃｍとして処理容器２１内に供給する。そして、周波数が６０ＭＨｚ、電力が６００Ｗの高周波を上部電極４に供給して、前記処理ガスをプラズマ化すると共に、バイアス用の高周波として、周波数が１３．５６ＭＨｚ、電力が１０００Ｗの高周波を下部電極３１に供給する。
このプラズマによって、図４（ｂ）に示すように、ＳｉＣＯＨ膜７４の大部分がエッチングされて、面内に亘ってビアホール８１の底とＳｉＣＮ膜７３の表面との距離が例えば３０ｎｍ程度となる。
尚、この例では処理ガスとしてＣＦ4ガス、ＣＨ2Ｆ2ガス、Ｎ2ガス及びＯ2ガスを用いたが、ＣＨ2Ｆ2ガスの代わりにＣＨＦ3ガスを用いても良く、更にこれらのガスにＣ4Ｆ8ガス、Ｃ4Ｆ6ガスまたはＣ5Ｆ8ガスなどの炭素とフッ素とを含むガスを添加しても良い。また、Ｎ2ガスの代わりにＡｒガスを用いても良い。
また、この例ではｋ値（比誘電率）が２．７以上を示す比較的密度が高く成膜されたＳｉＣＯＨ膜（高密度膜）７４に対してビアホール８１を形成したが、例えばｋ値が２．５以下の多孔質膜の場合には、上記の処理ガスの組み合わせの例において、ＣＨ2Ｆ2ガス及びＣＨＦ3ガスが含まれない処理ガスが用いられる。つまり、密度の高いＳｉＣＯＨ膜７４では、水素を含む処理ガスによって選択比やビアホール８１の抜け性が向上するが、多孔質膜では、水素を含む処理ガスによって多孔質膜の表面が改質され誘電率の上昇などのダメージが発生するおそれがあるため、上記のような処理ガスが選択される。また、このｋ値が２．５以下の多孔質膜をエッチングする時にあっては、同様の理由によりＯ2ガスを用いない場合もある。
（ステップ３：ＳｉＣＯＨ膜７４のエッチング工程（オーバーエッチング））
メインエッチング終了後、高周波電源４ａ、３１ａからの給電を止めて処理容器２１内におけるプラズマの発生を停止した後、ガス供給系４６からのガスの供給を止める。次に排気装置２３により処理容器２１内を排気して残存しているガスを除去して処理容器２１内を所定の真空度例えば５．３Ｐａ（４０ｍＴｏｒｒ）に保持して、以下の第２のエッチング工程であるオーバーエッチングを行う。
ビアホール８１の底面に堆積する堆積物の量を増やして、エッチングレートを遅くするために、ガス供給系４６から第２の処理ガスとして例えばＣ4Ｆ8ガス、Ａｒガス及びＮ2ガスを所定の流量例えばそれぞれ１０、１０００、１８０ｓｃｃｍとして処理容器２１内に供給する。そして、周波数が６０ＭＨｚ、電力が４００Ｗの高周波を上部電極４に供給して、前記処理ガスをプラズマ化すると共に、バイアス用の高周波として、周波数が１３．５６ＭＨｚ、電力が１７００Ｗの高周波を下部電極３１に供給する。更に、スイッチ４ｄを閉じて、直流電源４８から負の直流電圧を例えば９００Ｖとして上部電極４に供給する。
この高周波のエッチングによって、ウェハＷの表面（ビアホール８１の底面や側面）には、シリコンと炭素とを含む副生成物の一部が堆積して、図５（ａ）に示すように、その副生成物の残りが高周波のエネルギーによって活性化して活性種となる。ビアホール８１が密の領域と超疎の領域とでは、既述のように、この活性種の量に差が生じてしまう（密の領域において多くなる）が、バイアス用の高周波によってプラズマ中のイオンがウェハＷ側に強く引き込まれると共に、上部側に負の直流バイアスが加わることから、イオンがウェハＷ側に強く押し出されて、図５（ｂ）に示すように、これに伴いプラズマがウェハＷ側に圧縮された状態になる。この結果、ウェハＷ近傍におけるプラズマの密度が高くなって、ビアホール８１の密の領域と超疎の領域との間において活性種の量のばらつきが小さくなり、図６に示すように、面内において均一な深さとなるようにエッチングが行われて、ビアホール８１の分布が超疎の領域において途中でエッチングが止まることなく、更に密の領域においてもＳｉＣＮ膜７３を貫通することなく、ビアホール８１が形成される。
尚、この時Ｎ2ガスは、面内における堆積物の偏りを少なくするために、堆積物を除去するためのものであり、この代わりにＯ2ガスやＡｒガスを用いても良く、更にＮ2ガスやＯ2ガスと共にＡｒガスを用いても良い。第２の処理ガスとして、Ｃ4Ｆ8ガスを用いたが、炭素とフッ素とからなるガス例えばＣ4Ｆ6ガス、Ｃ5Ｆ8ガスなど、堆積物を多く生成する他のＣＦ系ガスを用いても良い。
この工程の後、レジストマスク７８と反射防止膜７９とがアッシングされて、ＳｉＯＮ膜７７とＴｉＮ膜７６とをハードマスクとしてトレンチの溝が形成される。
上述の実施の形態によれば、オーバーエッチングの際に、上部電極４に負の直流電圧を印加しているので、ビアホール８１が密に形成された領域と疎に形成された領域とがあり、その結果面内において堆積物から生じた活性種の量に偏りがある場合であっても、その活性種の偏析が無視できる程にウェハＷ近傍における活性種の量が増えるため、ビアホール８１間の距離Ｌが例えば１０μｍ以上に離れている領域でもエッチングが途中で停止せずに、更にビアホール８１間の距離Ｌが０．１μｍ程度に密に形成された領域でもＳｉＣＮ膜７３を貫通しないように、面内において均等な深さとなるようにビアホール８１を形成できる。
また、メインエッチングにおいて上部電極４に負の直流電圧を印加した場合には、エッチングレートが低下し、更に面内のエッチングレートの均一性が低下するといった弊害が生じてしまうが、オーバーエッチングを行う際に負の直流電圧を印加しているので、このような弊害を生じることなく、速やかに均一な深さのビアホール８１を形成することができる。メインエッチング及びオーバーエッチングを行う時のそれぞれの時間の割合は、処理条件やデバイスの種類などによって、自由に調整できる。尚、メインエッチングにおいて直流電圧を印加することは、マイナス面こそあれ、実益がないことから、メインエッチングの終盤に直流電圧を印加した場合についても、本発明と全く同等の技術であり、本発明の技術的範囲に含まれる。
この実施の形態においては、既述のように、エッチングストップ膜であるＳｉＯＮ膜７７と被エッチング膜であるＳｉＣＯＨ膜７４とについて説明したが、本発明のエッチング方法は、エッチングストップ膜と被エッチング膜との両方にシリコンと炭素とを含む場合に対して適用しても良い。
また、上部電極４に負の電圧を印加したが、下部電極３１に正の電圧を印加して、プラズマ（イオン）を引き込むようにしても良い。更に、下部電極３１にプラズマ発生用の高周波を供給して、下部２周波タイプの装置を用いても良い。
（実験例１）
次に、本発明の基板処理方法について行った実験について説明する。実験には、既述の図２に示したウェハＷを用いて、以下に示す処理条件に従って既述のステップ１及びステップ２のエッチングを行った後、各例毎に示す条件によってオーバーエッチングを行い、ビアホール８１を形成した。その後、ビアホール８１の密領域（ビアホール８１同士の間隔Ｌが０．１μｍ程度）及び疎領域（ビアホール８１同士の間隔Ｌが２μｍ程度）についてはウェハＷに加重を加えて割り、その断面のＳＥＭ観察を行った。また、超疎領域（ビアホール８１同士の間隔Ｌが１０μｍ以上）については、同様の手法では評価できなかったため、ビアホール８１内に樹脂を流し込み、硬化後にビアホール８１の切断面をＳＥＭ観察した。
（処理条件）
（ステップ１：酸化シリコン膜７５のエッチング）
処理圧力 ：２０Ｐａ（１５０ｍＴｏｒｒ）
処理ガス ：ＣＦ4＝２００ｓｃｃｍ
上部電極４の高周波の周波数 ：６０ＭＨｚ
上部電極４の電力 ：１０００Ｗ
上部電極４の負の直流電圧 ：０Ｖ
下部電極３１の高周波の周波数：１３．５６ＭＨｚ
下部電極３１の電力 ：６００Ｗ
処理時間 ：６０秒
（ステップ２：メインエッチング）
処理圧力 ：９．３Ｐａ（７０ｍＴｏｒｒ）
処理ガス ：ＣＦ4／ＣＨ2Ｆ2／Ｎ2／Ｏ2＝５０／２５／３５０／１０ｓｃｃｍ
上部電極４の高周波の周波数 ：６０ＭＨｚ
上部電極４の電力 ：６００Ｗ
上部電極４の負の直流電圧 ：０Ｖ
下部電極３１の高周波の周波数：１３．５６ＭＨｚ
下部電極３１の電力 ：１０００Ｗ
処理時間 ：１３秒
（ステップ３：オーバーエッチング）
（実験例１−１）
処理圧力 ：５．３Ｐａ（４０ｍＴｏｒｒ）
処理ガス ：Ｃ4Ｆ8／Ａｒ／Ｎ2＝１０／１０００／１８０ｓｃｃｍ
上部電極４の高周波の周波数 ：６０ＭＨｚ
上部電極４の電力 ：４００Ｗ
上部電極４の負の直流電圧 ：９００Ｖ
下部電極３１の高周波の周波数：１３．５６ＭＨｚ
下部電極３１の電力 ：１７００Ｗ
処理時間 ：４２秒
（実験例１−２）
処理ガス ：Ｃ4Ｆ8／ＣＦ4／Ａｒ／Ｎ2＝１０／３０／１０００／１８０ｓｃｃｍ
処理時間 ：３４秒
その他の条件は、実験例１−１と同じ条件とした。
（比較例１）
上部電極４の負の直流電圧 ：０Ｖ
その他の条件は、実験例１−１と同じ条件とした。
（実験結果）
実験例１−１において得られたビアホール８１の密領域及び疎領域についてのＳＥＭ写真に基づいて作成した模式図を図７に示す。測定は、各々ウェハＷの中央付近（図７（ａ））と周縁部（同図（ｂ））とにおいて行った。その結果、ビアホール８１の密領域及び疎領域の双方において、更に面内において、ＳｉＣＮ膜７３の上端面までビアホール８１が形成されており、ＳｉＣＮ膜７３のエッチング量は１０ｎｍ程度と少なく、良好な状態であった。実験例１−２及び比較例１についても同様の結果が得られた。尚、ＳＥＭ写真上ではＳｉＣＮ膜７３とＳｉＣＯＨ膜７４との境界の判別が困難だったため、図中に点線で示してある。
しかし、図８に示すように、ビアホール８１の間隔が超疎の領域では、実験例１−１（同図（ａ））及び実験例１−２（同図（ｂ））では、密領域及び疎領域と同様にＳｉＣＮ膜７３の上端面までビアホール８１が形成されていたが、比較例１（同図（ｃ））では、エッチングが途中で止まっており、ビアホール８１の底面とＳｉＣＮ膜７３の上端面との間には２８ｎｍのエッチング残りが確認された。
この結果から、既述のように、上部電極４に負の直流電圧を印加することで、ビアホール８１同士の間隔Ｌが１０μｍ以上の領域においても、他のビアホール８１同士の間隔Ｌが異なる領域と同様の深さまでビアホール８１を形成できることが分かった。また、実験例１−１及び実験例１−２の結果から、処理ガスとしては、Ｃ4Ｆ8ガスの他に、炭素とフッ素を含むガスを用いることなどで、エッチング時間を短縮できることが分かった。
尚、メインエッチング終了時には、ビアホール８１の底面とＳｉＣＮ膜７３の上端面との間の距離（ＳｉＣＯＨ膜７４の残膜厚）は、およそ３０ｎｍであった。また、図示は省略しているが、個々のデバイスを囲むように形成されたシールドリングについても測定を行ったが、既述の結果と同様に良好な結果が得られた。
（実験例２）
次に、メインエッチングとオーバーエッチングとによって形成されるビアホール８１の深さを単純に評価するために、ＳｉＣＯＨ膜７４の下方にＳｉＣＮ膜７３やＳｉＣＯＨ膜７２を形成せずに作成したウェハＷに対して、以下の条件以外は上述の実験例１−１と同じ処理条件でエッチングを行い、その後ビアホール８１の深さを測定した。
（処理条件）
（ステップ２：メインエッチング）
処理時間 ：１１秒
（ステップ３：オーバーエッチング）
処理時間 ：３４秒
（実験結果）
エッチング後のビアホール８１の深さとレジストマスク７８の残膜厚とから、それぞれの膜におけるエッチングレートを求めた。この結果を以下の表１に示す。
Figure 2008198659
この結果、ＳｉＣＯＨ膜７４におけるエッチングレートは、ビアホール８１の分布の度合いやウェハＷの位置において大きな差が見られず、ほぼ同じ深さのビアホール８１が形成されていることが分かった。また、（疎領域のビアホール８１の深さ÷密領域のビアホール８１の深さ）で表されるμ−ローディングと呼ばれる値については、０．７８と良好な結果が得られた。
尚、上記の処理ガスを用いることによって、レジストマスク７８との選択比が高い状態（つまり、レジストマスク７８及びＳｉＣＯＨ膜７４のエッチングレートが大きく異なる状態）でＳｉＣＯＨ膜７４をエッチングできることが分かった。
（実験例３）
オーバーエッチングにおいて上部電極４に負の直流電圧を印加せずに、処理条件を変えることで本発明の効果と同様の効果が得られるかを確認するため、既述の実験例１と同様のウェハＷに対して、以下の処理条件で実験を行った。尚、実験は、既述のビアホール８１同士の間隔Ｌが１０μｍ以上の超疎の領域において、ビアホール８１がＳｉＣＮ膜７３の上面まで形成される条件に設定して、その上でビアホール８１の密の領域及び疎の領域において、ビアホール８１がＳｉＣＮ膜７３を貫通しない条件となるように行い、その時のビアホール８１の密領域及び疎領域の観察を行った。また、既述の実験例１−１と同じ条件については記載を省略する。
（処理条件）
（比較例３−１）
（ステップ２：メインエッチング）
処理時間 ：１１秒
（ステップ３：オーバーエッチング）
処理ガス ：Ｃ4Ｆ8／Ａｒ／Ｎ2＝６／２５０／１８０ｓｃｃｍ
上部電極４の負の直流電圧 ：０Ｖ
処理時間 ：３２秒
（比較例３−２）
（ステップ２：メインエッチング）
処理時間 ：１１秒
（ステップ３：オーバーエッチング）
処理圧力 ：６．７Ｐａ（５０ｍＴｏｒｒ）
処理ガス ：Ｃ4Ｆ8／Ａｒ／Ｎ2／Ｏ2＝６／２５０／１８０／１０ｓｃｃｍ
上部電極４の負の直流電圧 ：０Ｖ
処理時間 ：４０秒
（実験結果）
その結果、比較例３−１では、ウェハＷの中央及び周縁において、密領域及び疎領域のビアホール８１がＳｉＣＮ膜７３を貫通していた。また、これらのビアホール８１を囲むように形成された既述のシールドリングについても同様の結果となっていた。
比較例３−２では、密領域及び疎領域ではＳｉＣＮ膜７３が残っていたが、シールドリングについては、ＳｉＣＮ膜７３がエッチングされてしまっていた。また、ウェハＷ上にはレジストマスク７８が無くなっている場所も確認された。
この結果から、ビアホール８１の間隔Ｌに大きな差があるウェハＷでは、オーバーエッチングを行う際の処理条件を変えただけでは、均等な深さのビアホール８１を形成することは非常に困難であることが分かった。
本発明のプラズマ処理に用いられるプラズマ処理装置の一例を示す縦断面図である。 上記のプラズマ処理に用いられる基板の一例を示す縦断面図である。 上記の基板におけるビアホールの分布をしめす平面図である。 上記のプラズマ処理において行われる工程の一例を示す基板の縦断面図である。 上記のプラズマ処理において直流バイアスを印加したときの処理容器内の活性種の分布を示す模式図である。 上記の直流バイアスを印加したときのウェハＷ近傍の様子を示す模式図である。 本発明の実験例で得られた基板の断面を表したＳＥＭ写真の模式図である。 本発明の実験例で得られた基板の断面を表したＳＥＭ写真の模式図である。 従来のエッチング工程を示す基板の縦断面図である。
符号の説明
２１ 処理容器
３１ 下部電極
４ 上部電極
４８ 直流電源
５１ プラズマ処理装置
７１ 金属配線
７２ ＳｉＣＯＨ膜
７３ ＳｉＯＮ膜
７４ ＳｉＣＯＨ膜
７８ レジストマスク
８０ 開口部
８１ ビアホール
８２ 堆積物

Claims (9)

  1. 上部電極と下部電極との間にプラズマ生成用の高周波電力を印加して処理ガスをプラズマ化すると共に、下部電極にバイアス用の高周波電力を印加する平行平板型のプラズマエッチング装置を用い、
    シリコンと炭素とを含む下地膜、シリコンと炭素とを含む被エッチング膜である絶縁膜及びパターンの形成されたレジストマスクが下からこの順番で積層された基板に対して、ホールの配列密度が高い密の領域とホールの配列密度が低い疎の領域とを含むホール群を前記絶縁膜にプラズマエッチングにより形成するプラズマエッチング方法において、
    前記基板を処理容器内の下部電極をなす載置台に載置する工程と、
    前記処理容器内に炭素及びフッ素を含む第１の処理ガスを供給して、プラズマエッチングにより前記下地膜に近い深さまで前記絶縁膜にホールを形成する第１のエッチング工程と、
    次いで、前記処理容器内に炭素及びフッ素を含むガスと不活性ガスとを含む第２の処理ガスを供給し、上部電極に負の直流電圧を印加した状態でプラズマエッチングにより前記ホールを下地膜まで到達させる第２のエッチング工程と、を含むことを特徴とするプラズマエッチング方法。
  2. 前記ホールは、下層配線と上層配線とを接続する電極部あるいは接続部を埋め込むためのビアホールであることを特徴とする請求項１に記載のプラズマエッチング方法。
  3. 前記密の領域は、前記開口部の端部同士の距離が０．１μｍ以下であることを特徴とする請求項１または２に記載のプラズマエッチング方法。
  4. 前記疎の領域は、前記開口部の端部同士の距離が１０μｍ以上であることを特徴とする請求項１ないし３のいずれか一つに記載のプラズマエッチング方法。
  5. 前記下地膜は、シリコン、炭素及び窒素からなる膜であり、前記絶縁膜は、シリコン、酸素、炭素及び水素からなる膜であることを特徴とする請求項１ないし４のいずれか一つに記載のプラズマエッチング方法。
  6. 前記第１の処理ガスは、ＣＦ4ガスと不活性ガスとを含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
    前記第２の処理ガスは、Ａｒガスと、窒素ガスまたはＯ2ガスと、を含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
    前記絶縁膜は、比誘電率が２．５以下の多孔質膜であることを特徴とする請求項１ないし５のいずれか一つに記載のプラズマエッチング方法。
  7. 前記第１の処理ガスは、更にＯ2ガスを含むことを特徴とする請求項６に記載のプラズマエッチング方法。
  8. 前記第１の処理ガスは、ＣＦ4ガス、不活性ガス及びＯ2ガスを含み、更にＣＨ2Ｆ2ガス及びＣＨＦ3ガスのうち少なくとも１種を含み、
    前記第２の処理ガスは、Ａｒガスと、窒素ガスまたはＯ2ガスと、を含み、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含み、
    前記絶縁膜は、比誘電率が２．７以上３．０以下の高密度膜であることを特徴とする請求項１ないし５のいずれか一つに記載のプラズマエッチング方法。
  9. 前記第１の処理ガスは、更にＣ4Ｆ8ガス、Ｃ4Ｆ6ガス及びＣ5Ｆ8ガスのうち少なくとも１種を含むことを特徴とする請求項８に記載のプラズマエッチング方法。
JP2007029580A 2007-02-08 2007-02-08 プラズマエッチング方法 Pending JP2008198659A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007029580A JP2008198659A (ja) 2007-02-08 2007-02-08 プラズマエッチング方法
US12/025,341 US8138096B2 (en) 2007-02-08 2008-02-04 Plasma etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007029580A JP2008198659A (ja) 2007-02-08 2007-02-08 プラズマエッチング方法

Publications (1)

Publication Number Publication Date
JP2008198659A true JP2008198659A (ja) 2008-08-28

Family

ID=39686214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007029580A Pending JP2008198659A (ja) 2007-02-08 2007-02-08 プラズマエッチング方法

Country Status (2)

Country Link
US (1) US8138096B2 (ja)
JP (1) JP2008198659A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004997A1 (ja) * 2008-07-11 2010-01-14 東京エレクトロン株式会社 プラズマ処理装置
KR20150048134A (ko) * 2012-08-27 2015-05-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 플라즈마 처리 장치
JP2020025078A (ja) * 2018-07-25 2020-02-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218681A1 (en) * 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
JP4948278B2 (ja) * 2006-08-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5391659B2 (ja) * 2008-11-18 2014-01-15 東京エレクトロン株式会社 プラズマ処理装置
JP5486883B2 (ja) * 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
CN102034748B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 集成电路器件及其制备方法
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2014082228A (ja) * 2012-10-12 2014-05-08 Tokyo Electron Ltd プラズマエッチング方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001356A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006100510A (ja) * 2004-09-29 2006-04-13 Sharp Corp 半導体装置の製造方法
JP2006270019A (ja) * 2004-06-21 2006-10-05 Tokyo Electron Ltd プラズマ処理装置およびプラズマ処理方法、ならびにコンピュータ読み取り可能な記憶媒体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686293B2 (en) * 2002-05-10 2004-02-03 Applied Materials, Inc Method of etching a trench in a silicon-containing dielectric material
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
US7250370B2 (en) * 2003-09-19 2007-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Two step post-deposition treatment of ILD layer for a lower dielectric constant and improved mechanical properties
US7988816B2 (en) * 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
US7740737B2 (en) * 2004-06-21 2010-06-22 Tokyo Electron Limited Plasma processing apparatus and method
US7951262B2 (en) * 2004-06-21 2011-05-31 Tokyo Electron Limited Plasma processing apparatus and method
US7307025B1 (en) * 2005-04-12 2007-12-11 Lam Research Corporation Lag control
US8058176B2 (en) * 2007-09-26 2011-11-15 Samsung Electronics Co., Ltd. Methods of patterning insulating layers using etching techniques that compensate for etch rate variations

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270019A (ja) * 2004-06-21 2006-10-05 Tokyo Electron Ltd プラズマ処理装置およびプラズマ処理方法、ならびにコンピュータ読み取り可能な記憶媒体
WO2006001356A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006100510A (ja) * 2004-09-29 2006-04-13 Sharp Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004997A1 (ja) * 2008-07-11 2010-01-14 東京エレクトロン株式会社 プラズマ処理装置
US8419960B2 (en) 2008-07-11 2013-04-16 Tokyo Electron Limited Plasma processing apparatus and method
KR20150048134A (ko) * 2012-08-27 2015-05-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 플라즈마 처리 장치
KR102114922B1 (ko) * 2012-08-27 2020-05-25 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법
JP2020025078A (ja) * 2018-07-25 2020-02-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7257883B2 (ja) 2018-07-25 2023-04-14 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置

Also Published As

Publication number Publication date
US20080194114A1 (en) 2008-08-14
US8138096B2 (en) 2012-03-20

Similar Documents

Publication Publication Date Title
JP2008198659A (ja) プラズマエッチング方法
JP2007194284A (ja) プラズマ処理方法、プラズマ処理装置、及び記憶媒体
JP4754374B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP4919871B2 (ja) エッチング方法、半導体装置の製造方法および記憶媒体
KR20080093392A (ko) 제어된 임계 치수 수축의 에칭 처리
TWI766866B (zh) 蝕刻方法
JP2008021791A (ja) プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
KR101540816B1 (ko) 플라즈마 에칭 방법, 컴퓨터 기억 매체 및 플라즈마 에칭 장치
JP2007273866A (ja) エッチング方法、プラズマ処理装置、記憶媒体
JP2007266099A (ja) 低誘電率膜のダメージ修復方法、半導体製造装置、記憶媒体
JP4578507B2 (ja) 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP4940722B2 (ja) 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
JP4827567B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP5544893B2 (ja) 基板処理方法及び記憶媒体
JP5011782B2 (ja) 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。
JP4509842B2 (ja) エッチング方法、エッチング装置、コンピュータプログラム及びコンピュータ記憶媒体
JP3950446B2 (ja) 異方性エッチング方法
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2007227529A (ja) 半導体装置の製造方法、プラズマ処理装置、及び記憶媒体
JP4577328B2 (ja) 半導体装置の製造方法
WO2002049089A1 (fr) Methode de gravure d'un film isolant poreux, procede de double damasquinage, dispositif a semi-conducteur
JP4615290B2 (ja) プラズマエッチング方法
JP2007059666A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP3717073B2 (ja) 半導体装置の製造方法
JP2019029619A (ja) 被処理体を処理する方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110927