TWI766866B - 蝕刻方法 - Google Patents

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Abstract

本發明提供一種蝕刻方法，其係在細微化之情況中，仍可藉由蝕刻形成凹部的技術。該蝕刻方法，將包含彼此組成互異的複數個含矽區域（第1區域R1、第2區域R2、…、第n區域Rn）之被處理體，收納在處理容器內，選擇性地蝕刻複數個含矽區域R1、R2、R3中之任一個以上；該蝕刻方法包含：第1步驟，藉由在處理容器內產生之處理氣體的電漿，於複數個含矽區域R1、R2、R3之任一個以上的區域表面形成蝕刻輔助層ML；以及第2步驟，對蝕刻輔助層ML施加能量；能量，為去除蝕刻輔助層ML之能量以上，較濺鍍位於蝕刻輔助層ML之正下方位置的區域之能量更小；重複實行包含第1步驟及第2步驟之程序。

Description

蝕刻方法
本發明之實施形態係關於一種蝕刻方法，特別是關於藉由對於複數個被處理體之電漿處理，選擇性地蝕刻複數個被處理體中之任一個以上的被處理體之方法。
在電子設備的製造中，對於由氧化矽(SiO2)構成的區域施行形成孔洞或溝槽等開口之處理。此等處理，如同專利文獻1所記載，一般而言，使被處理體暴露於氟碳化合物氣體的電漿，蝕刻該區域。
此外，已知對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域之技術。作為此等技術之一例，已知SAC(Self-Aligned Contact，自對準接觸)技術。關於SAC技術，記載於專利文獻2中。
係SAC技術之處理對象的被處理體，具備氧化矽製之第1區域、氮化矽製之第2區域、以及遮罩。第2區域，設置為界定凹部；第1區域，設置為填埋該凹部，且覆蓋第2區域；遮罩，設置於第1區域上，在凹部上方提供開口。
習知之SAC技術，如同專利文獻2所記載，為了蝕刻第1區域，而使用包含氟碳化合物氣體、氧氣、及稀有氣體之處理氣體的電漿。藉由將被處理體暴露於此處理氣體的電漿，而在從遮罩之開口露出的部分中蝕刻第1區域，形成上部開口。進一步，藉由使被處理體暴露於處理氣體的電漿，而自對準地蝕刻第2區域所包圍之部分，即凹部內之第1區域。
藉此，自對準地形成與上部開口連續之下部開口。此外，若於開口周圍，形成含有電漿氣體中所包含的碳之源自電漿氣體的沉積物，則開口端面受到保護，故可僅選擇性地蝕刻開口之內側。
其他，作為相關技術，已知有：使用CHF系氣體的電漿的SiO2之蝕刻方法(專利文獻3)，使用氟氫碳化合物(CH3F、CH2F2)、O2、碳化合物氣體(CO2)的氮化矽之選擇蝕刻方法(專利文獻4、專利文獻5)，使用氟碳化合物的接觸洞之形成方法(專利文獻6)、使用CH2F2或CH3F的SiC之蝕刻方法等(專利文獻7)。
[習知技術文獻]
[專利文獻]
專利文獻1：美國特許第7708859號說明書
專利文獻2：日本特開2000-307001號公報
專利文獻3：日本特表2001-521283號公報
專利文獻4：日本特開平11-260798號公報
專利文獻5：日本特開平10-303187號公報
專利文獻6：日本特開2002-319574號公報
專利文獻7：日本特開2012-114463號公報
然而，藉由電漿蝕刻形成圖案之情況，隨著細微化的尺度變小，而發生變得無法進行圖案凹部之蝕刻等問題。亦即，若為了保護凹部的開口端，在開口端面、凹部之內壁上，形成源自電漿氣體的沉積物，則開口因源自電漿氣體的沉積物之厚度而阻塞，變得無法蝕刻開口內部等問題。
因此，在進一步細微化之情況中，仍要求可藉由蝕刻形成凹部之選擇蝕刻技術。
一態樣之第1蝕刻方法，將包含彼此組成互異的複數個含矽區域之被處理體，收納在處理容器內，選擇性地蝕刻該複數個含矽區域中之任一個以上，該蝕刻方法包含：第1步驟，藉由在該處理容器內產生之處理氣體的電漿，於該複數個含矽區域中之任一個以上的表面形成蝕刻輔助層；以及第2步驟，對該蝕刻輔助層施加能量；該能量，為可去除該蝕刻輔助層之能量以上，較濺鍍位於該蝕刻輔助層之正下方位置的區域之能量更小；重複實行包含該第1步驟及該第2步驟之程序。
該蝕刻方法中，於第1步驟中形成蝕刻輔助層，於第2步驟中對蝕刻輔助層施加適當能量以去除蝕刻輔助層，重複此等步驟。因應含矽區域的組成，蝕刻 輔助層之厚度、去除量相異，故可選擇性地蝕刻成為蝕刻目標的含矽區域。此一方法，在藉由蝕刻形成凹部之情況中，於凹部之開口端面上活躍地形成源自電漿氣體的沉積物，並非為保護開口之方法，因而在所要求的開口寬度變窄之情況中，仍可選擇性地蝕刻開口內的含矽區域。
第2蝕刻方法中，該蝕刻輔助層，係將該含矽區域的表面改質之改質層，或係於該含矽區域的表面上使極薄沉積物沉積之沉積層。電漿化的處理氣體，若與含矽區域接觸，則使含矽區域改質(變質)，或形成極薄沉積物。另，形成極薄沉積物之情況，其厚度控制在0.1nm~1nm程度。
第3蝕刻方法中，各個該含矽區域，包含從由SiC、SiOC、SiOCN、SiON、Si3N4、SiCN、及SiO2組成的群中選擇之1種。此等含矽區域，藉由上述步驟蝕刻的量明顯不同，故可確實地選擇蝕刻目標的含矽區域。
第4蝕刻方法中，該處理氣體，係可藉由與該含矽區域之表層原子的鍵結，而形成該蝕刻輔助層之氣體；包含從由含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、及含氫氣體組成的群中選擇之至少任1種氣體。
亦即，各種氣體，可與含矽區域之表層原子鍵結，而形成蝕刻輔助層。具體而言，含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、或含氫氣體，可與矽原子鍵結。
第5蝕刻方法中，該含碳氣體為氫氟碳化合物氣體、或氟碳化合物氣體；該含氧氣體為O2、CO、或CO2；該含氮氣體為NH3、或NF3；該含鹵素氣體為NF3、CxHyFz、或CxFy(x、y、z為自然數)；該含氫氣體為CxHyFz(x、y、z為自然數)。
此等氣體，可與矽原子鍵結，可形成上述改質層或沉積層。
第6蝕刻方法中，該處理氣體，包含NF3或CHF3。此等氣體之情況，藉由與含矽區域之表層原子的鍵結而形成蝕刻輔助層，在處理氣體包含NF3或CHF3之情況，確認選擇蝕刻性的效果大。
以上，如同說明，若依照本發明之蝕刻方法，則在細微化進行的情況中，仍可施行能夠藉由蝕刻形成凹部之選擇蝕刻。
10:電漿處理裝置
12:處理容器
30:上部電極
PD:載置台
LE:下部電極
ESC:靜電吸盤
40:氣體源群
42:閥群
44:流量控制器群
50:排氣裝置
62:第1高頻電源
64:第2高頻電源
Cnt:控制部
ST11、ST12、STa:步驟
W:晶圓
R1:第1區域
R2:第2區域
R3:第3區域
ML:蝕刻輔助層
圖1係顯示一實施形態之蝕刻方法的流程圖。
圖2係例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。
圖3係概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。
圖4係實行步驟ST11之被處理體的剖面圖。
圖5係顯示實施例1的各被處理體之蝕刻量的圖表。
圖6係顯示實施例2的各被處理體之蝕刻量的圖表。
圖7係顯示實施例3、實施例4的各被處理體之蝕刻量的圖表。
以下，參考附圖對各種實施形態詳細地說明。另，對於在各附圖中相同或相當之部分給予相同符號。
圖1為，顯示一實施形態之蝕刻方法的流程圖。圖1所示的方法MT為，藉由對於包含複數個區域的被處理體之電漿處理，選擇性地蝕刻複數個區域中之任一個以上的區域之方法。
圖2為，例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。圖2，顯示在基板SB上設置有3個含矽區域(第1區域R1、第2區域R2、第3區域R3)之晶圓W。
在一例中，第1區域R1，由氧化矽(SiO2)構成；第2區域R2，由氮化矽(Si3N4)構成；第3區域R3，由碳化矽(SiC)構成。
方法MT，在電漿處理裝置內處理係圖2所示之被處理體的晶圓W上之各區域。圖3為，概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。圖3所示之電漿處理裝置10，為電容耦合型電漿蝕刻裝置，具備略圓筒狀之處理容器12。處理容器12之內壁面，例如由經陽極氧化處理的鋁構成。該處理容器12為安全接地。
於處理容器12的底部上，設置略圓筒狀之支持部14。支持部14，例如由絕緣材料構成。支持部14，在處理容器12內，從處理容器12的底部往鉛直方向延伸。此外，於處理容器12內，設置載置台PD。載置台PD係由支持部14支持。
載置台PD，於其頂面保持上述基板SB(晶圓W)。載置台PD，具有下部電極LE及靜電吸盤ESC。下部電極LE，包含第1板18a及第2板18b。第1板18a及第2板18b，例如由如鋁等金屬構成，呈略圓盤形狀。第2板18b，設置於第1板18a上，與第1板18a電性連接。
於第2板18b上，設置靜電吸盤ESC。靜電吸盤ESC，具有將係導電膜之電極配置在一對絕緣層或絕緣片間的構造。靜電吸盤ESC之電極，通過開關23而與直流電源22電性連接。此靜電吸盤ESC，藉由以來自直流電源22的直流電壓所產生之庫侖力等靜電力吸附晶圓W。藉此，靜電吸盤ESC，可保持晶圓W。
於第2板18b之邊緣部上，以包圍晶圓W之邊緣及靜電吸盤ESC的方式配置對焦環FR。對焦環FR，係為了改善蝕刻之均一性而設置。對焦環FR，由依蝕刻對象的膜材料而適宜選擇的材料所構成，例如可由石英構成。
於第2板18b之內部，設置冷媒流路24。冷媒流路24，構成溫度調節機構。從設置於處理容器12之外部的急冷器單元，通過配管26a對冷媒流路24供給冷媒。供給至冷媒流路24的冷媒，通過配管26b而返回急冷器單元。如此地，使冷媒在冷媒流路24與急冷器單元之間循環。藉由控制此冷媒的溫度，而控制以靜電吸盤ESC支持之晶圓W的溫度。
此外，於電漿處理裝置10，設置氣體供給管線28。氣體供給管線28，將來自熱傳氣體供給機構之熱傳氣體，例如He氣體，往靜電吸盤ESC的頂面與晶圓W的背面之間供給。
此外，電漿處理裝置10，具備上部電極30。上部電極30，在載置台PD的上方中，與該載置台PD對向配置。下部電極LE與上部電極30，彼此略平行地設置。在上部電極30與下部電極LE之間，提供對晶圓W施行電漿處理所用的處理空間S。
上部電極30，隔著絕緣性遮蔽構件32，支持在處理容器12的上部。一實施形態中，上部電極30，可構成為從載置台PD的頂面，即晶圓載置面起之鉛直方向的距離為可變。上部電極30，可包含電極板34及電極支持體36。電極板34面向處理空間S，於該電極板34設置複數個氣體噴吐孔34a。此電極板34，在一實施形態中，由矽構成。
電極支持體36，以可任意裝卸的方式支持電極板34，例如可由如鋁等導電性材料構成。此電極支持體36，可具有水冷構造。於電極支持體36之內部，設置氣體擴散室36a。與氣體噴吐孔34a連通的複數個氣體流通孔36b，從此氣體擴散室36a往下方延伸。此外，於電極支持體36，形成將處理氣體往氣體擴散室36a引導的氣體導入口36c，在該氣體導入口36c，連接氣體供給管38。
氣體供給管38，通過閥群42及流量控制器群44，而與氣體源群40連接。氣體源群40，包含複數個氣體源。在一例中，氣體源群40，包含：一個以上之氟碳化合物氣體的氣體源、稀有氣體的氣體源、氮氣(N2氣體)的氣體源、氫氣 (H2氣體)的氣體源、及含氧氣體的氣體源。一個以上之氟碳化合物氣體的氣體源，在一例中，可包含C4F8氣體的氣體源、CF4氣體的氣體源、及C4F6氣體的氣體源。稀有氣體的氣體源，可為He氣體、Ne氣體、Ar氣體、Kr氣體、Xe氣體等任意稀有氣體的氣體源，在一例中，係Ar氣體的氣體源。此外，含氧氣體的氣體源，在一例中，可為氧氣(O2氣體)的氣體源。另，含氧氣體，亦可為含有氧之任意氣體，例如可為如CO氣體或CO2氣體等氧化碳氣體。本例為，從由氣體源群40所包含的含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、及含氫氣體所構成的群，選擇需要的氣體使用。可使含碳氣體，為氫氟碳化合物氣體、或氟碳化合物氣體；含氧氣體，為O2、CO、或CO2；含氮氣體，為NH3、或NF3；含鹵素氣體，為NF3、CxHyFz、或CxFy(x、y、z為自然數)；含氫氣體，為CxHyFz(x、y、z為自然數)。
閥群42包含複數個閥，流量控制器群44包含如質量流量控制器等複數個流量控制器。氣體源群40之複數個氣體源，分別通過閥群42之對應的閥、及流量控制器群44之對應的流量控制器，而與氣體供給管38連接。
此外，電漿處理裝置10，沿著處理容器12之內壁以可任意拆卸的方式設置防沉積遮蔽件46。防沉積遮蔽件46，亦設置於支持部14之外周。防沉積遮蔽件46，可防止蝕刻副產物(沉積物)附著於處理容器12，其可藉由將Y2O3等陶瓷被覆於鋁材而構成。
排氣板48設置於支持部14與處理容器12的側壁之間，且位於處理容器12的底部側。排氣板48，例如可藉由將Y2O3等陶瓷被覆於鋁材而構成。排氣口12e設置於處理容器12，且位於該排氣板48之下方。排氣口12e，通過排氣管52而與排 氣裝置50連接。排氣裝置50，具有渦輪分子泵等真空泵，可將處理容器12內之空間減壓至期望的真空度。此外，於處理容器12的側壁設置晶圓W之搬出入口12g，此搬出入口12g可藉由閘閥54開閉。
此外，電漿處理裝置10，進一步具備第1高頻電源62及第2高頻電源64。第1高頻電源62，係產生電漿產生用的高頻電力之電源，例如產生40~100MHz之頻率的高頻電力。第1高頻電源62，通過匹配器66而與上部電極30連接。匹配器66，係匹配第1高頻電源62之輸出阻抗與負載側(上部電極30側)之輸入阻抗所用的電路。另，第1高頻電源62，亦可通過匹配器66而與下部電極LE連接。
第2高頻電源64，係產生用於將離子導入晶圓W的高頻偏壓電力之電源，例如產生400kHz~40MHz的範圍內之頻率的高頻偏壓電力。第2高頻電源64，通過匹配器68而與下部電極LE連接。匹配器68，係匹配第2高頻電源64之輸出阻抗與負載側(下部電極LE側)之輸入阻抗所用的電路。
此外，電漿處理裝置10，進一步具備電源70。電源70，與上部電極30連接。電源70，對上部電極30，施加用於將存在於處理空間S內的陽離子往電極板34導入之電壓。在一例中，電源70，為產生負的直流電壓之直流電源。在另一例中，電源70，亦可為產生較低頻率的交流電壓之交流電源。從電源70對上部電極施加之電壓，可為-150V以下之電壓。亦即，由電源70對上部電極30施加之電壓，可為絕對值為150以上之負的電壓。若從電源70對上部電極30施加此等電壓，則存在於處理空間S的陽離子，碰撞電極板34。藉此，從電極板34釋放二次電子及/或矽。釋放出的矽，與存在於處理空間S內的氟之活性種鍵結，而減少氟之活性種的量。
此外，一實施形態中，電漿處理裝置10，可進一步具備控制部Cnt。此控制部Cnt，係具備處理器、儲存部、輸入裝置、顯示裝置等之電腦，控制電漿處理裝置10的各部。此控制部Cnt，操作者可利用輸入裝置，為了管理電漿處理裝置10而施行指令之輸入操作等，此外，可藉由顯示裝置，將電漿處理裝置10之運作狀況視覺化顯示。進一步，於控制部Cnt之儲存部，收納有用於以處理器控制在電漿處理裝置10實行的各種處理之控制程式、及用於因應處理條件而使電漿處理裝置10的各部實行處理之程式，即處理配方。
以下，依據實施例，對方法MT詳細地予以說明。下述實施例，將圖2所示之晶圓W，搬入圖3所示之一電漿處理裝置10內，將該晶圓W載置於載置台PD上，以該載置台PD保持。實施例中，於一片晶圓W上設置3個區域：第1區域R1，由氧化矽(SiO2)構成；第2區域R2，由氮化矽(Si3N4)構成；第3區域R3，由碳化矽(SiC)構成。
(實施例1)
實施例1中，以載置台PD保持晶圓W後，實行第1步驟ST11。第1步驟ST11，在收納有晶圓W的處理容器12內，產生包含含鹵素氣體之處理氣體的電漿、及包含惰性氣體之處理氣體的電漿。因此，第1步驟ST11，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。該處理氣體，利用CHF3氣體作為含鹵素氣體，利用Ar氣體作為惰性氣體。第1步驟ST11，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。此外，工第1程ST11， 對下部電極LE，供給來自第1高頻電源62的高頻電力。可藉由控制部Cnt控制此步驟ST11的上述電漿處理裝置10之各部的動作。
以下，例示步驟ST11之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧CHF3氣體流量：1sccm~50sccm
‧Ar氣體流量：200sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
圖4為，實行第1步驟ST11的區域之剖面圖。於3個區域中之任一區域中，皆在區域上形成蝕刻輔助層ML。蝕刻輔助層ML，將區域暴露在包含含鹵素氣體之處理氣體的電漿、及包含惰性氣體之處理氣體的電漿，此一結果，其係將含矽區域改質而形成之改質層，但亦可認作極薄沉積層。第1步驟ST11的實行時間長度為5秒。
實施例1之方法MT，接著，實行第2步驟ST12。第2步驟ST12，對蝕刻輔助層ML施加能量，該能量為去除蝕刻輔助層ML之量以上，且較濺鍍蝕刻輔助層ML之正下方位置的區域之量更低。第2步驟ST12，在收納有晶圓W的處理容器12內，產生包含惰性氣體之處理氣體的電漿。從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。作為惰性氣體，利用Ar氣體。
第2步驟ST12，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。此外，步驟ST12，對下部電極LE供給來自第1高頻電源62的高頻電力。進一步，步驟ST12，對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。可藉由控制部Cnt控制此步驟ST12的上述電漿處理裝置10之各部的動作。
以下，例示步驟ST12之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧Ar氣體流量：100~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
將由第1步驟ST11及第2步驟ST12構成的程序，重複實行50次直至滿足停止條件STa為止。
圖5為，顯示實施例1之各區域的50次循環時之蝕刻量(nm)的圖表。橫軸表示形成在第1區域之各含矽膜的種類。使第1步驟與第2步驟之程序為1次循環。表面蝕削的量，因區域的種類而不同，第2區域R2之氮化矽(Si3N4)展現最大值，第3區域R3之碳化矽(SiC)展現最小值。另，第3區域R3之SiC係藉由化學氣相沉積(CVD)法形成的碳化矽。
為了獲得此資料而利用之第1步驟ST11的處理容器內壓力、CHF3氣體流量、Ar流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、25sccm、1000sccm、100W、0W，第2步驟ST12的處理容器內壓力、Ar氣體流量、第1及 第2高頻電源之電力，為上述數值範圍中的30mTorr、1000sccm、100W、10W，各種條件的範圍，表示在改變此等參數之情況仍可產生相同效果的範圍。
實施例1中，表面蝕削的速度，隨著暴露於電漿的時間增大，而有增加量減少之傾向。此一結果，如圖4所示，其顯示表面區域具有蝕刻輔助層ML，蝕刻輔助層蝕削的速度，較未改質之區域蝕削的速度更快。
(實施例2)
實施例2中，以載置台PD保持晶圓W後，實行第1步驟ST11。第1步驟ST11，在收納有晶圓W的處理容器12內，產生包含含鹵素氣體之處理氣體的電漿、及包含含氧氣體及惰性氣體之處理氣體的電漿。利用CHF3氣體作為含鹵素氣體，利用氧氣作為含氧氣體。利用Ar氣體作為惰性氣體。第1步驟ST11，對下部電極LE供給來自第1高頻電源62的高頻電力。
以下，例示步驟ST11之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧CHF3氣體流量：1sccm~50sccm
‧Ar氣體流量：200sccm~1500sccm
‧氧氣流量：0~20sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
實施例2中，第1步驟ST11的實行時間長度為5秒。
實施例2，接著，實行第2步驟ST12。作為惰性氣體，利用Ar氣體。步驟ST12，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。此外，第2步驟ST12，對下部電極LE供給來自第1高頻電源62的高頻電力。進一步，第2步驟ST12，對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
以下，例示第2步驟ST12之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧Ar氣體流量：200sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
將由第1步驟ST11及第2步驟ST12構成的程序，重複實行50次直至滿足停止條件STa為止。
圖6為，顯示實施例2之各區域的50次循環時之蝕刻量(nm)的圖表。實施例2中，對於在加入Ar氣體以外更導入氧氣(O2)之情況予以驗證。
圖6，顯示氧氣流量為0sccm時(無供給氧)之蝕刻量(nm)、與氧氣流量為2sccm時(有供給氧)之蝕刻量(nm)。表面蝕削的量，因區域的種類而不同，氧氣流量為0sccm時，第2區域R2之氮化矽(Si3N4)展現最大值，第3區域R3之 碳化矽(SiC)展現最小值。氧氣流量為2sccm時，表面蝕削的量，第3區域R3之碳化矽(SiC)展現最大值，第1區域R1之氧化矽(SiO2)展現最小值。
為了獲得此資料而利用之第1步驟ST11的處理容器內壓力、CHF3氣體流量、Ar流量、氧氣流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、25sccm、2sccm、1000sccm、100W、0W，第2步驟ST12的處理容器內壓力、Ar氣體流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、1000sccm、100W、10W，各種條件的範圍，表示在改變此等參數之情況仍可產生相同效果的範圍。
(實施例3)
實施例3中，以載置台PD保持晶圓W後，實行第1步驟ST11。第1步驟ST11，在收納有晶圓W的處理容器12內，產生包含含鹵素氣體之處理氣體的電漿、及包含惰性氣體之處理氣體的電漿。利用NF3氣體作為含鹵素氣體，利用Ar氣體作為惰性氣體。第1步驟ST11，對下部電極LE供給來自第1高頻電源62的高頻電力。可藉由控制部Cnt控制此第1步驟ST11的上述電漿處理裝置10之各部的動作。
以下，例示第1步驟ST11之各種條件。
處理容器內壓力：10mTorr~200mTorr(1.33Pa~26.67Pa)
處理氣體
‧NF3氣體流量：1sccm~200sccm
‧Ar氣體流量：0sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
實施例3中，步驟ST11的實行時間長度為5秒。
實施例3，接著，實行第2步驟ST12。作為惰性氣體，利用Ar氣體。第2步驟ST12，對下部電極LE供給來自第1高頻電源62的高頻電力。進一步，第2步驟ST12，對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
以下，例示第2步驟ST12之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧Ar氣體流量：200sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
將由第1步驟ST11及第2步驟ST12構成的程序，重複實行50次直至滿足停止條件STa為止。
圖7之左側的圖表，為顯示實施例3之各區域的50次循環時之蝕刻量(nm)的圖表。橫軸表示形成在第1區域之各含矽膜的種類。表面蝕削的量，因區域的種類而不同，第3區域R3之碳化矽(SiC)展現最大值，第1區域R1之氧化矽(SiO2)展現最小值。
另，為了獲得此資料而利用之第1步驟ST11的處理容器內壓力、NF3氣體流量、Ar流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、6sccm、1000sccm、100W、0W，第2步驟ST12之處理容器內壓力、Ar氣體流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、1000sccm、100W、10W，各種條件的範圍，表示在改變此等參數之情況仍可產生相同效果的範圍。
(實施例4)
實施例4中，以載置台PD保持晶圓W後，在實行第1步驟ST11前，施行前處理步驟。在收納有晶圓W的處理容器12內，產生包含含氧氣體之處理氣體的電漿、及包含惰性氣體之處理氣體的電漿。利用氧氣作為含氧氣體，利用Ar氣體作為惰性氣體。第1步驟ST11，對下部電極LE供給來自第1高頻電源62的高頻電力。可藉由控制部Cnt控制此第1步驟ST11的上述電漿處理裝置10之各部的動作。
以下，例示第1步驟ST11的前處理步驟之各種條件。
處理容器內壓力：10mTorr~200mTorr(1.33Pa~26.67Pa)
處理氣體
‧氧氣流量：1sccm~200sccm
‧Ar氣體流量：0sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
實施例4中，第1步驟ST11之前處理步驟的實行時間長度為3秒。
實施例4，接著，實行第1步驟ST11。第1步驟ST11，在收納有晶圓W的處理容器12內，產生包含含鹵素氣體之處理氣體的電漿、及包含惰性氣體之處理氣體的電漿。利用NF3氣體作為含鹵素氣體，利用Ar氣體作為惰性氣體。第1步驟ST11，對下部電極LE供給來自第1高頻電源62的高頻電力。可藉由控制部Cnt控制此第1步驟ST11的上述電漿處理裝置10之各部的動作。
以下，例示第1步驟ST11之各種條件。
處理容器內壓力：10mTorr~200mTorr(1.33Pa~26.67Pa)
處理氣體
‧NF3氣體流量：1sccm~200sccm
‧Ar氣體流量：0sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
實施例4中，步驟ST11的實行時間長度為5秒。
實施例4中，接著，實行步驟ST12。作為惰性氣體，利用Ar氣體。步驟ST12，對下部電極LE供給來自第1高頻電源62的高頻電力。進一步，步驟ST12，對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
以下，例示步驟ST12之各種條件。
處理容器內壓力：10mTorr~50mTorr(1.33Pa~6.67Pa)
處理氣體
‧Ar氣體流量：200sccm~1500sccm
第1高頻電源62的高頻電力：60MHz、50W~500W
第2高頻電源64的高頻偏壓電力：40MHz、0W~50W
將由第1步驟ST11及第2步驟ST12構成的程序，重複實行50次直至滿足停止條件STa為止。
實施例4中，在圖7之右側顯示各區域的50次循環時之蝕刻量(nm)。
實施例4，顯示藉由前處理抑制實施例3之蝕刻的實驗結果。如此地，在利用表層的蝕刻輔助層蝕刻之情況，可依表面的狀態而使蝕刻ON/OFF。
另，為了獲得實施例4的資料而利用之第1步驟ST11的前處理步驟之處理容器內壓力、氧氣流量、Ar氣體流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、100sccm、1000sccm、100W、0W，第1步驟ST11的處理容器內壓力、NF3氣體流量、Ar氣體流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、6sccm、1000sccm、100W、0W，第2步驟ST12的處理容器內壓力、Ar氣體流量、第1及第2高頻電源之電力，為上述數值範圍中的30mTorr、1000sccm、100W、10W，各種條件的範圍，表示在改變此等參數之情況仍可產生相同效果的範圍。
以上，如同說明，上述實施形態之蝕刻方法，將包含彼此組成互異的複數個含矽區域(第1區域R1、第2區域R2、第3區域R3)之被處理體(晶圓W)，收納在處理容器內，選擇性地蝕刻複數個含矽區域中之任一個以上；該蝕刻方法包含：第1步驟ST11，藉由在處理容器內產生之處理氣體的電漿，於複數個含矽區域中之任一個以上的表面形成蝕刻輔助層ML；以及第2步驟ST12，對蝕刻 輔助層ML施加能量；該能量Eg，為去除蝕刻輔助層ML之能量Ee以上，較濺鍍位於蝕刻輔助層ML之正下方位置的區域之能量Es更小(Ee≦Eg<Es)；重複實行包含第1步驟ST11及第2步驟ST12之程序。
該蝕刻方法中，於第1步驟中形成蝕刻輔助層，於第2步驟中對蝕刻輔助層施加適當能量以去除蝕刻輔助層，重複此等步驟。因應含矽區域的組成，蝕刻輔助層之厚度、去除量相異，故可選擇性地蝕刻成為蝕刻目標的含矽區域。此一方法，在藉由蝕刻形成凹部之情況中，於凹部之開口端面上活躍地形成源自電漿氣體的沉積物，並非為保護開口之方法，因而在所要求的開口寬度變窄之情況中，仍可選擇性地蝕刻開口內的含矽區域。
此外，上述蝕刻輔助層，係將含矽區域的表面改質之改質層，或係於含矽區域的表面上使極薄沉積物沉積之沉積層。電漿化的處理氣體，若與含矽區域接觸，則使含矽區域改質(變質)，或形成極薄沉積物。另，形成極薄沉積物之情況，其厚度成為0.1nm~1nm程度。
另，各個該含矽區域，包含從由SiC、SiOC、SiOCN、SiON、Si3N4、SiCN、及SiO2組成的群中選擇之1種。此等含矽區域，藉由上述步驟蝕刻的量明顯不同，故可確實地選擇蝕刻目標的含矽區域。另，上述實施例，係對SiC、Si3N4及SiO2予以驗證，但關於其他材料，若含有Si，則形成蝕刻輔助層，蝕刻速度不同，故仍達到與上述實施例之情況相同的效果。
此外，上述處理氣體，皆係可藉由與含矽區域之表層原子的鍵結，而形成蝕刻輔助層之氣體，其包含從由含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、及含氫氣體組成的群中選擇之至少任1種氣體。
亦即，各種氣體，可與含矽區域之表層原子鍵結，而形成蝕刻輔助層。具體而言，含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、或含氫氣體，可與矽原子鍵結。
此處，含碳氣體，為氫氟碳化合物氣體(CH3F、CH2F2、CHF3、或CxHyFz(x、y、z為自然數))、或氟碳化合物氣體(C4F8、或CxFy(x、y為自然數))；含氧氣體，為O2、CO、COS、或CO2；含氮氣體，為N2、NH3、或NF3；含鹵素氣體，為Cl2、HBr、NF3、CxHyFz、或CxFy(x、y、z為自然數)；含氫氣體，列舉H2等。
亦即，上述氣體之具體例，如同上述，此等氣體，可與矽原子鍵結，可形成上述改質層或沉積層，故達到與上述實施例相同的效果。
此外，具體而言，該處理氣體，包含NF3或CHF。此等氣體之情況，矽表面上之矽原子確實地反應，形成蝕刻輔助層，可進行選擇性優良的蝕刻。
另，形成凹部之情況，在縱斷面構造中，於上述蝕刻速度高的含矽區域之兩側，配置蝕刻速度低的含矽區域即可。此一情況，可選擇性地蝕刻蝕刻速度高的區域，而形成凹部。
ST11、ST12、STa‧‧‧步驟

Claims (17)

  1. 一種選擇性蝕刻方法，該選擇性蝕刻方法包含以下步驟：在處理容器內提供被處理體，其中該被處理體包含一表面，該表面包含第1區域及第2區域，該第1區域包含第1材料，該第2區域包含第2材料，該第1材料包含SiC或SiN，且該第2材料包含與該第1材料之含矽材料不同的含矽材料；第1步驟，藉由在該處理容器內產生之處理氣體的電漿，於該第1及第2區域中之任一個以上的表面形成蝕刻輔助層；以及第2步驟，藉由對該蝕刻輔助層施加能量來移除該蝕刻輔助層，以選擇性蝕刻包含該第1材料之該第1區域，而使得該第1材料以比包含該第2材料之該第2區域更大的蝕刻速度受蝕刻；該能量為可去除該蝕刻輔助層之能量以上，且較濺鍍位於該蝕刻輔助層之正下方位置的區域之能量更小；重複實行包含該第1步驟及該第2步驟之程序。
  2. 如申請專利範圍第1項之選擇性蝕刻方法，其中，該第2材料包含矽氧化物，且該處理氣體包括含鹵素氣體或含鹵素氣體與含氧氣體之混合物。
  3. 如申請專利範圍第1項之選擇性蝕刻方法，其中，該第1材料包含氮化矽，該第2材料包含碳化矽，且該處理氣體包括含鹵素氣體。
  4. 如申請專利範圍第1項之選擇性蝕刻方法，其中，該第1材料包含碳化矽，該第2材料包含氮化矽，且該處理氣體包括含鹵素氣體。
  5. 如申請專利範圍第2項之選擇性蝕刻方法，其中，該含氧氣體為O2、CO、COS、或CO2；且該含鹵素氣體為Cl2、HBr、NF3、CxHyFz、或CxFy(其中x、y、z為自然數)。
  6. 如申請專利範圍第3項之選擇性蝕刻方法，其中，該含鹵素氣體為Cl2、HBr、NF3、CxHyFz、或CxFy(其中x、y、z為自然數)。
  7. 如申請專利範圍第4項之選擇性蝕刻方法，其中，該含鹵素氣體為Cl2、HBr、NF3、CxHyFz、或CxFy(其中x、y、z為自然數)。
  8. 如申請專利範圍第1項之選擇性蝕刻方法，其中，該處理氣體包含選自由含碳氣體、含氧氣體、含氮氣體、含鹵素氣體、及含氫氣體組成之群組的至少一氣體。
  9. 如申請專利範圍第1項之選擇性蝕刻方法，其中，在該第1步驟中，從作為該處理氣體的含鹵素氣體產生電漿，且在該第2步驟中，從Ar氣體及額外地從含氧氣體產生電漿。
  10. 如申請專利範圍第9項之選擇性蝕刻方法，其中，該第1區域的該第1材料包含碳化矽。
  11. 如申請專利範圍第1項之選擇性蝕刻方法，更包含前處理步驟，在該第1步驟前從含氧氣體及惰性氣體產生電漿，並將該被處理體暴露至該電漿。
  12. 如申請專利範圍第1項之選擇性蝕刻方法，其中，該蝕刻輔助層為具有0.1nm至1nm之厚度的沉積層。
  13. 如申請專利範圍第1項之選擇性蝕刻方法，其中，在該第2步驟中，施加至該被處理體的該能量為可去除該蝕刻輔助層之能量以上，且較濺鍍位於該蝕刻輔助層之正下方位置的區域之能量更小。
  14. 如申請專利範圍第1項之選擇性蝕刻方法，其中，在該第1步驟及該第2步驟中，將該處理容器內的壓力維持在10mTorr至50mTorr。
  15. 如申請專利範圍第1項之選擇性蝕刻方法，其中，在該第1區域或該第2區域不設置蝕刻遮罩。
  16. 如申請專利範圍第1項之選擇性蝕刻方法，其中在該第1步驟中從作為該處理氣體的含鹵素氣體產生電漿，且在該第2步驟中從惰性氣體及含氧氣體產生電漿，且其中該第1區域的該第1材料包含碳化矽，且該第2區域的該第2材料包含氮化矽或氧化矽的至少其中一者。
  17. 如申請專利範圍第1項之選擇性蝕刻方法，其中在該第1步驟中從作為該處理氣體的含鹵素氣體產生電漿，且在該第2步驟中從惰性氣體產生電漿，且其中該第1區域的該第1材料包含氮化矽，且該第2區域的該第2材料包含碳化矽或氧化矽的至少其中一者。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2019235196A1 (ja) * 2018-06-08 2021-06-17 株式会社アルバック 酸化膜除去方法、および、酸化膜除去装置
US10937662B2 (en) 2018-06-29 2021-03-02 Tokyo Electron Limited Method of isotropic etching of silicon oxide utilizing fluorocarbon chemistry
JP7138529B2 (ja) * 2018-09-28 2022-09-16 東京エレクトロン株式会社 エッチング方法
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
US10629451B1 (en) 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770513A (ja) * 1993-08-02 1995-03-14 Kansai Paint Co Ltd 上塗用塗料組成物
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
US20150162168A1 (en) * 2013-12-06 2015-06-11 University Of Maryland, College Park Reactor for plasma-based atomic layer etching of materials

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770513B2 (ja) * 1985-05-13 1995-07-31 株式会社日立製作所 エッチングの方法およびエッチング装置
JP3681533B2 (ja) 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法
US5965035A (en) 1997-10-23 1999-10-12 Applied Materials, Inc. Self aligned contact etch using difluoromethane and trifluoromethane
US6656375B1 (en) 1998-01-28 2003-12-02 International Business Machines Corporation Selective nitride: oxide anisotropic etch process
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
JP2002319574A (ja) 2001-04-23 2002-10-31 Nec Corp 窒化シリコン膜の除去方法
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
JP4301146B2 (ja) * 2004-11-09 2009-07-22 ソニー株式会社 絶縁膜の加工方法
JP4470717B2 (ja) * 2004-12-07 2010-06-02 富山県 プラズマエッチング方法
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
JP5580844B2 (ja) 2012-03-06 2014-08-27 東京エレクトロン株式会社 エッチング方法
JP6396699B2 (ja) * 2014-02-24 2018-09-26 東京エレクトロン株式会社 エッチング方法
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770513A (ja) * 1993-08-02 1995-03-14 Kansai Paint Co Ltd 上塗用塗料組成物
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
US20150162168A1 (en) * 2013-12-06 2015-06-11 University Of Maryland, College Park Reactor for plasma-based atomic layer etching of materials

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