JP3717073B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3717073B2 JP3717073B2 JP2002372343A JP2002372343A JP3717073B2 JP 3717073 B2 JP3717073 B2 JP 3717073B2 JP 2002372343 A JP2002372343 A JP 2002372343A JP 2002372343 A JP2002372343 A JP 2002372343A JP 3717073 B2 JP3717073 B2 JP 3717073B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- plasma
- wiring groove
- forming
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路におけるＣｕ配線に係り、特に空孔を有する低誘電率膜（ポーラスＬｏｗ−ｋ膜）を層間絶縁膜として用いた半導体集積回路におけるＣｕ配線の形成方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、メタル配線間のピッチが縮小し、メタル配線の信号遅延が深刻な問題となっている。
この問題を解決するため、配線材料にＣｕを用いて配線抵抗を低減し、層間絶縁膜に低誘電率膜を用いて静電容量を低減することが必要不可欠になっている。特に、次世代の半導体集積回路では、より一層の層間容量低減のため、絶縁膜中に複数の空孔を有する、いわゆる多孔性の低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」という。）の使用が検討されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２９８２４１号公報 （第２−３頁、第１０−１１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、ポーラスＬｏｗ−ｋ膜は空孔を有しているため、ポーラスＬｏｗ−ｋ膜に形成された配線溝の側面に凹凸が形成されてしまう。この状態で、バリアメタル膜及びシード層を形成しても、それらをカバレージ良く形成できないという問題があった。
また、バリアメタル膜及びシード層が配線溝の側面から剥れてしまうという問題があった。すなわち、配線溝の側面と、バリアメタル膜及びシード層との密着性が低いという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、多孔性の低誘電率膜に形成された配線溝内に、カバレージ良く且つ高い密着性で導電体膜を形成することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係る半導体装置の製造方法は、基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成すると同時に、堆積性を有するガスのプラズマを用いて前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含むことを特徴とするものである。
【０００７】
この発明に係る半導体装置の製造方法は、基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成し、該プラズマエッチングに用いたガスを用いてプラズマを生成して前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含む半導体装置の製造方法において、
前記第２工程は、前記プラズマエッチング装置の処理室内にプラズマを生成する第１サブステップと、
前記プラズマを用いて前記低誘電率膜を異方性エッチングすることにより、前記配線溝を形成する第２サブステップと、
前記第２サブステップのプラズマを継続して生成させながら、下部電極への高周波電力の印加を中止する第３サブステップと、
前記第３サブステップで継続して生成されたプラズマを用いて前記配線溝の側面を含む前記基板の全面に前記堆積膜を形成する第４サブステップとを含み、
前記第１、第２、第３及び第４サブステップを同一の処理室内で連続して行うことが好適である。
【０００８】
この発明に係る半導体装置の製造方法において、前記第２工程と前記第３工程を、同一の処理室内で行うことができる。
【０００９】
この発明に係る半導体装置の製造方法において、前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
実施の形態１．
図１を参照して、本発明の実施の形態１による半導体装置の製造方法について説明する。
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための図である。詳細には、図１（ａ）はポーラスＭＳＱ上にＳｉＣマスクを形成した後の状態を示す図であり、図１（ｂ）はポーラスＭＳＱ内に配線溝を形成した後の状態を示す図であり、図１（ｃ）は基板全面に堆積膜を形成した状態を示す図であり、図１（ｄ）は不要な堆積膜をスパッタエッチングした後の状態を示す図である。
【００１２】
先ず、図１（ａ）に示すように、シリコン基板等の基板１上に、複数の空孔２１を有する多孔性低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」という。）２としてポーラスＭＳＱを形成する。ポーラスＭＳＱ（２）の空孔２１の大きさは、数Å〜数百Å程度である。次に、ポーラスＭＳＱ（２）上に、ハードマスク３としてＳｉＣマスクを形成する。
【００１３】
次に、図１（ｂ）に示すように、ＳｉＣマスク（３）をマスクとしてポーラスＭＳＱ（２）をプラズマエッチングする。ここで、プラズマエッチング装置として、処理室（チャンバ）内に基板を載置する下部電極とそれに対向する上部電極とを備えた２周波励起平行平板型ＲＩＥ（reactive ion etching）装置を用いた（図示省略）。
ポーラスＭＳＱ（２）のプラズマエッチングについて詳述すると、先ず、上部電極に対向する下部電極上にシリコン基板１を配置する。シリコン基板１の温度は、熱交換器等を用いて約２５℃に保っておく。次に、チャンバ内にプロセスガスとしてＣ４Ｆ８／Ｎ２／Ａｒをそれぞれ１０／２２５／１４００ｓｃｃｍの流量で導入して、排気機構を用いてチャンバ内の圧力を１５０ｍＴｏｒｒに保つ。そして、上部電極に周波数６０ＭＨｚ、出力１０００ＷのＲＦ電力（高周波電力）を印加し、下部電極に周波数１３．５６ＭＨｚ、出力１４００ＷのＲＦ電力を印加すると、チャンバ内にプラズマ４が発生する。このプラズマ４でポーラスＭＳＱ（２）を異方性エッチングすることにより、ポーラスＭＳＱ（２）内に配線溝５が形成される。エッチング終了後は、配線溝５の側面が、ポーラスＭＳＱ（２）の空孔２１により凹凸形状となる。
なお、本発明において、配線溝は、導電体膜を埋め込むための溝又は孔を意味する。
【００１４】
次に、図１（ｃ）に示すように、同一のチャンバ内で、下部電極へのＲＦ電力印加のみを中止し、その他の条件は変えずに、プラズマ６を継続して生成する。この結果、Ｃ４Ｆ８から解離したＣｘＦｙ（ｘ＝１〜４，ｙ＝１〜８）分子が配線溝５の側面を含むシリコン基板１全面に堆積する。すなわち、配線溝５の側面を含むシリコン基板１全面に堆積膜７としてＣｘＦｙ膜を形成する。これにより、配線溝５の側面に露出する空孔２１が塞がれ、上記凹凸形状が緩和される。
なお、上記堆積膜７の組成、膜厚及びカバレージは、上部電極に印加するＲＦ電力、混合ガスＣ４Ｆ８／Ｎ２／Ａｒの流量比、プロセス圧力、基板温度等のパラメータを適宜調整することにより、最適化が可能である。
【００１５】
次に、図１（ｄ）に示すように、同一のチャンバ内で、下部電極にＲＦ電力を再度印加し、Ｃ４Ｆ８及びＮ２ガスの導入を中止し、その他の条件は変えずに、Ａｒプラズマ８を継続して生成する。このＡｒプラズマ８によるスパッタエッチングにより、配線溝５の側面以外に形成された不要な堆積膜７を除去する。
以上のようにして、ポーラスＭＳＱ（２）内に形成された配線溝５の側面にのみ堆積膜７が形成される。
【００１６】
その後、図示しないが、配線溝５内に導電体膜を形成する。詳細には、バリアメタル膜及びシード層を順次形成した後、Ｃｕ等の金属を堆積させ、不要な金属をＣＭＰにより除去して平坦化する。
【００１７】
以上説明したように、本実施の形態１では、ポーラスＭＳＱ（２）内に配線溝５を形成した後、この配線溝５の側面に堆積膜７を形成し、その後、配線溝５内に導電体膜を形成した。本実施の形態１によれば、導電体膜を形成する際、配線溝５側面の空孔２１は堆積膜７により覆われており、凹凸形状は緩和されている。従って、配線溝５内にカバレージ良く且つ高い密着性で導電体膜を形成することができる。
【００１８】
また、本実施の形態１では、堆積膜７をプラズマエッチング装置で形成している。すなわち、配線溝５の形成と、堆積膜７の形成と、不要な堆積膜７のスパッタ除去とを、エッチング装置の同一チャンバ内で連続して（Ｉｎ−ｓｉｔｕで）行っている。よって、半導体製造装置間で半導体装置を搬送する時間を大幅に短縮することができる。
【００１９】
なお、本実施の形態１では、ポーラスＬｏｗ−ｋ膜としてメチル基を含有するポーラスＭＳＱ（２）を用いたが、水素基を含有するポーラスＨＳＱ（ポーラスシリカ）、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜を用いてもよい。この場合も、上述した本実施の形態１で得られる効果と同様の効果が得られる。
【００２０】
また、本実施の形態１では、プラズマエッチング装置として２周波励起平行平板型ＲＩＥ装置を用いたが、マグネトロン型ＲＩＥ装置、誘導結合プラズマエッチング装置、ＥＣＲエッチング装置等を用いてもよい。
【００２１】
実施の形態２．
前述した実施の形態１では、ポーラスＭＳＱ（２）内に配線溝５を形成するサブステップと、配線溝５の側面を含むシリコン基板１全面に堆積膜７を形成するサブステップと、を同一チャンバ内で連続して行った。本実施の形態２では、この２つのサブステップを同時に行うことを特徴とする。なお、それ以外の工程については、実施の形態１と同様であるため、簡単に説明する。
【００２２】
先ず、実施の形態１と同様の方法（図１（ａ）参照）で、シリコン基板１上にポーラスＭＳＱ（２）を形成し、その上にＳｉＣマスク３を形成する。
【００２３】
次に、図１（ｂ）に示す工程において、下記（ａ）〜（ｅ）に記載した改良のうち１つを行うか、複数を組み合わせて行う。
（ａ）シリコン基板１の温度をマイナス１０℃以下に下げる。
（ｂ）Ｃ４Ｆ８流量を数ｓｃｃｍ増大させる。
（ｃ）チャンバ内の圧力を数十ｍＴｏｒｒ増大させる。
（ｄ）下部電極に印加するＲＦ電力を数百Ｗ低下させる。
（ｅ）Ｎ２ガスの流量を数十ｓｃｃｍ低下させる。
【００２４】
以上のような方法により、ポーラスＭＳＱ（２）内に配線溝５が形成されると同時に、図１（ｃ）に示すように配線溝５の側面を含むシリコン基板１全面に堆積膜７が形成される。
【００２５】
次に、実施の形態１と同様の方法（図１（ｄ）参照）で、配線溝５の側面以外に形成された不要な堆積膜７を除去する。これにより、ポーラスＭＳＱ（２）内に形成された配線溝５の側面にのみ堆積膜７が形成される。
【００２６】
その後、配線溝５内に導電体膜を形成する。詳細には、バリアメタル及びシード層を順次形成した後、Ｃｕ等の金属を堆積させ、不要な金属をＣＭＰにより除去して平坦化する。
【００２７】
以上説明したように、本実施の形態２では、前述した実施の形態１において、図１（ｂ）に示す配線溝５の形成工程と、図１（ｃ）に示す堆積膜７の形成工程とを同時に行うこととした。従って、本実施の形態２によれば、実施の形態１で得られた効果に加えて、処理工程数を減らすことができ、スループットを向上させることができるという効果が得られる。
【００２８】
【発明の効果】
本発明によれば、多孔性の低誘電率膜に形成された配線溝内に、カバレージ良く且つ高い密着性で導電体膜を形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１ 基板（シリコン基板）
２ 多孔性低誘電率膜（ポーラスＭＳＱ）
３ ハードマスク（ＳｉＣマスク）
４ プラズマ
５ 配線溝
６ プラズマ
７ 堆積膜（ＣｘＦｙ膜）
８ プラズマ（Ａｒプラズマ）
２１ 空孔
【発明が属する技術分野】
本発明は、半導体集積回路におけるＣｕ配線に係り、特に空孔を有する低誘電率膜（ポーラスＬｏｗ−ｋ膜）を層間絶縁膜として用いた半導体集積回路におけるＣｕ配線の形成方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、メタル配線間のピッチが縮小し、メタル配線の信号遅延が深刻な問題となっている。
この問題を解決するため、配線材料にＣｕを用いて配線抵抗を低減し、層間絶縁膜に低誘電率膜を用いて静電容量を低減することが必要不可欠になっている。特に、次世代の半導体集積回路では、より一層の層間容量低減のため、絶縁膜中に複数の空孔を有する、いわゆる多孔性の低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」という。）の使用が検討されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２９８２４１号公報 （第２−３頁、第１０−１１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、ポーラスＬｏｗ−ｋ膜は空孔を有しているため、ポーラスＬｏｗ−ｋ膜に形成された配線溝の側面に凹凸が形成されてしまう。この状態で、バリアメタル膜及びシード層を形成しても、それらをカバレージ良く形成できないという問題があった。
また、バリアメタル膜及びシード層が配線溝の側面から剥れてしまうという問題があった。すなわち、配線溝の側面と、バリアメタル膜及びシード層との密着性が低いという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、多孔性の低誘電率膜に形成された配線溝内に、カバレージ良く且つ高い密着性で導電体膜を形成することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係る半導体装置の製造方法は、基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成すると同時に、堆積性を有するガスのプラズマを用いて前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含むことを特徴とするものである。
【０００７】
この発明に係る半導体装置の製造方法は、基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成し、該プラズマエッチングに用いたガスを用いてプラズマを生成して前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含む半導体装置の製造方法において、
前記第２工程は、前記プラズマエッチング装置の処理室内にプラズマを生成する第１サブステップと、
前記プラズマを用いて前記低誘電率膜を異方性エッチングすることにより、前記配線溝を形成する第２サブステップと、
前記第２サブステップのプラズマを継続して生成させながら、下部電極への高周波電力の印加を中止する第３サブステップと、
前記第３サブステップで継続して生成されたプラズマを用いて前記配線溝の側面を含む前記基板の全面に前記堆積膜を形成する第４サブステップとを含み、
前記第１、第２、第３及び第４サブステップを同一の処理室内で連続して行うことが好適である。
【０００８】
この発明に係る半導体装置の製造方法において、前記第２工程と前記第３工程を、同一の処理室内で行うことができる。
【０００９】
この発明に係る半導体装置の製造方法において、前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
実施の形態１．
図１を参照して、本発明の実施の形態１による半導体装置の製造方法について説明する。
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための図である。詳細には、図１（ａ）はポーラスＭＳＱ上にＳｉＣマスクを形成した後の状態を示す図であり、図１（ｂ）はポーラスＭＳＱ内に配線溝を形成した後の状態を示す図であり、図１（ｃ）は基板全面に堆積膜を形成した状態を示す図であり、図１（ｄ）は不要な堆積膜をスパッタエッチングした後の状態を示す図である。
【００１２】
先ず、図１（ａ）に示すように、シリコン基板等の基板１上に、複数の空孔２１を有する多孔性低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」という。）２としてポーラスＭＳＱを形成する。ポーラスＭＳＱ（２）の空孔２１の大きさは、数Å〜数百Å程度である。次に、ポーラスＭＳＱ（２）上に、ハードマスク３としてＳｉＣマスクを形成する。
【００１３】
次に、図１（ｂ）に示すように、ＳｉＣマスク（３）をマスクとしてポーラスＭＳＱ（２）をプラズマエッチングする。ここで、プラズマエッチング装置として、処理室（チャンバ）内に基板を載置する下部電極とそれに対向する上部電極とを備えた２周波励起平行平板型ＲＩＥ（reactive ion etching）装置を用いた（図示省略）。
ポーラスＭＳＱ（２）のプラズマエッチングについて詳述すると、先ず、上部電極に対向する下部電極上にシリコン基板１を配置する。シリコン基板１の温度は、熱交換器等を用いて約２５℃に保っておく。次に、チャンバ内にプロセスガスとしてＣ４Ｆ８／Ｎ２／Ａｒをそれぞれ１０／２２５／１４００ｓｃｃｍの流量で導入して、排気機構を用いてチャンバ内の圧力を１５０ｍＴｏｒｒに保つ。そして、上部電極に周波数６０ＭＨｚ、出力１０００ＷのＲＦ電力（高周波電力）を印加し、下部電極に周波数１３．５６ＭＨｚ、出力１４００ＷのＲＦ電力を印加すると、チャンバ内にプラズマ４が発生する。このプラズマ４でポーラスＭＳＱ（２）を異方性エッチングすることにより、ポーラスＭＳＱ（２）内に配線溝５が形成される。エッチング終了後は、配線溝５の側面が、ポーラスＭＳＱ（２）の空孔２１により凹凸形状となる。
なお、本発明において、配線溝は、導電体膜を埋め込むための溝又は孔を意味する。
【００１４】
次に、図１（ｃ）に示すように、同一のチャンバ内で、下部電極へのＲＦ電力印加のみを中止し、その他の条件は変えずに、プラズマ６を継続して生成する。この結果、Ｃ４Ｆ８から解離したＣｘＦｙ（ｘ＝１〜４，ｙ＝１〜８）分子が配線溝５の側面を含むシリコン基板１全面に堆積する。すなわち、配線溝５の側面を含むシリコン基板１全面に堆積膜７としてＣｘＦｙ膜を形成する。これにより、配線溝５の側面に露出する空孔２１が塞がれ、上記凹凸形状が緩和される。
なお、上記堆積膜７の組成、膜厚及びカバレージは、上部電極に印加するＲＦ電力、混合ガスＣ４Ｆ８／Ｎ２／Ａｒの流量比、プロセス圧力、基板温度等のパラメータを適宜調整することにより、最適化が可能である。
【００１５】
次に、図１（ｄ）に示すように、同一のチャンバ内で、下部電極にＲＦ電力を再度印加し、Ｃ４Ｆ８及びＮ２ガスの導入を中止し、その他の条件は変えずに、Ａｒプラズマ８を継続して生成する。このＡｒプラズマ８によるスパッタエッチングにより、配線溝５の側面以外に形成された不要な堆積膜７を除去する。
以上のようにして、ポーラスＭＳＱ（２）内に形成された配線溝５の側面にのみ堆積膜７が形成される。
【００１６】
その後、図示しないが、配線溝５内に導電体膜を形成する。詳細には、バリアメタル膜及びシード層を順次形成した後、Ｃｕ等の金属を堆積させ、不要な金属をＣＭＰにより除去して平坦化する。
【００１７】
以上説明したように、本実施の形態１では、ポーラスＭＳＱ（２）内に配線溝５を形成した後、この配線溝５の側面に堆積膜７を形成し、その後、配線溝５内に導電体膜を形成した。本実施の形態１によれば、導電体膜を形成する際、配線溝５側面の空孔２１は堆積膜７により覆われており、凹凸形状は緩和されている。従って、配線溝５内にカバレージ良く且つ高い密着性で導電体膜を形成することができる。
【００１８】
また、本実施の形態１では、堆積膜７をプラズマエッチング装置で形成している。すなわち、配線溝５の形成と、堆積膜７の形成と、不要な堆積膜７のスパッタ除去とを、エッチング装置の同一チャンバ内で連続して（Ｉｎ−ｓｉｔｕで）行っている。よって、半導体製造装置間で半導体装置を搬送する時間を大幅に短縮することができる。
【００１９】
なお、本実施の形態１では、ポーラスＬｏｗ−ｋ膜としてメチル基を含有するポーラスＭＳＱ（２）を用いたが、水素基を含有するポーラスＨＳＱ（ポーラスシリカ）、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜を用いてもよい。この場合も、上述した本実施の形態１で得られる効果と同様の効果が得られる。
【００２０】
また、本実施の形態１では、プラズマエッチング装置として２周波励起平行平板型ＲＩＥ装置を用いたが、マグネトロン型ＲＩＥ装置、誘導結合プラズマエッチング装置、ＥＣＲエッチング装置等を用いてもよい。
【００２１】
実施の形態２．
前述した実施の形態１では、ポーラスＭＳＱ（２）内に配線溝５を形成するサブステップと、配線溝５の側面を含むシリコン基板１全面に堆積膜７を形成するサブステップと、を同一チャンバ内で連続して行った。本実施の形態２では、この２つのサブステップを同時に行うことを特徴とする。なお、それ以外の工程については、実施の形態１と同様であるため、簡単に説明する。
【００２２】
先ず、実施の形態１と同様の方法（図１（ａ）参照）で、シリコン基板１上にポーラスＭＳＱ（２）を形成し、その上にＳｉＣマスク３を形成する。
【００２３】
次に、図１（ｂ）に示す工程において、下記（ａ）〜（ｅ）に記載した改良のうち１つを行うか、複数を組み合わせて行う。
（ａ）シリコン基板１の温度をマイナス１０℃以下に下げる。
（ｂ）Ｃ４Ｆ８流量を数ｓｃｃｍ増大させる。
（ｃ）チャンバ内の圧力を数十ｍＴｏｒｒ増大させる。
（ｄ）下部電極に印加するＲＦ電力を数百Ｗ低下させる。
（ｅ）Ｎ２ガスの流量を数十ｓｃｃｍ低下させる。
【００２４】
以上のような方法により、ポーラスＭＳＱ（２）内に配線溝５が形成されると同時に、図１（ｃ）に示すように配線溝５の側面を含むシリコン基板１全面に堆積膜７が形成される。
【００２５】
次に、実施の形態１と同様の方法（図１（ｄ）参照）で、配線溝５の側面以外に形成された不要な堆積膜７を除去する。これにより、ポーラスＭＳＱ（２）内に形成された配線溝５の側面にのみ堆積膜７が形成される。
【００２６】
その後、配線溝５内に導電体膜を形成する。詳細には、バリアメタル及びシード層を順次形成した後、Ｃｕ等の金属を堆積させ、不要な金属をＣＭＰにより除去して平坦化する。
【００２７】
以上説明したように、本実施の形態２では、前述した実施の形態１において、図１（ｂ）に示す配線溝５の形成工程と、図１（ｃ）に示す堆積膜７の形成工程とを同時に行うこととした。従って、本実施の形態２によれば、実施の形態１で得られた効果に加えて、処理工程数を減らすことができ、スループットを向上させることができるという効果が得られる。
【００２８】
【発明の効果】
本発明によれば、多孔性の低誘電率膜に形成された配線溝内に、カバレージ良く且つ高い密着性で導電体膜を形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１ 基板（シリコン基板）
２ 多孔性低誘電率膜（ポーラスＭＳＱ）
３ ハードマスク（ＳｉＣマスク）
４ プラズマ
５ 配線溝
６ プラズマ
７ 堆積膜（ＣｘＦｙ膜）
８ プラズマ（Ａｒプラズマ）
２１ 空孔
Claims (4)
- 基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成すると同時に、堆積性を有するガスのプラズマを用いて前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含むことを特徴とする半導体装置の製造方法。 - 基板上に多孔性の低誘電率膜を形成する第１工程と、
プラズマエッチング装置において、プラズマエッチングにより前記低誘電率膜内に配線溝を形成し、該プラズマエッチングに用いたガスを用いてプラズマを生成して前記配線溝の側面を含む前記基板の全面に堆積膜を形成する第２工程と、
スパッタエッチングにより、前記配線溝の側面以外に形成された不要な前記堆積膜を除去する第３工程と、
前記配線溝内に導電体膜を形成する第４工程とを含む半導体装置の製造方法において、
前記第２工程は、前記プラズマエッチング装置の処理室内にプラズマを生成する第１サブステップと、
前記プラズマを用いて前記低誘電率膜を異方性エッチングすることにより、前記配線溝を形成する第２サブステップと、
前記第２サブステップのプラズマを継続して生成させながら、下部電極への高周波電力の印加を中止する第３サブステップと、
前記第３サブステップで継続して生成されたプラズマを用いて前記配線溝の側面を含む前記基板の全面に前記堆積膜を形成する第４サブステップとを含み、
前記第１、第２、第３及び第４サブステップを同一の処理室内で連続して行うことを特徴とする半導体装置の製造方法。 - 請求項１又は２に記載の製造方法において、
前記第２工程と前記第３工程を、同一の処理室内で行うことを特徴とする半導体装置の製造方法。 - 請求項１から３の何れかに記載の製造方法において、
前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかであることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002372343A JP3717073B2 (ja) | 2002-12-24 | 2002-12-24 | 半導体装置の製造方法 |
| KR1020030095121A KR20040057964A (ko) | 2002-12-24 | 2003-12-23 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002372343A JP3717073B2 (ja) | 2002-12-24 | 2002-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207358A JP2004207358A (ja) | 2004-07-22 |
| JP3717073B2 true JP3717073B2 (ja) | 2005-11-16 |
Family
ID=32810974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002372343A Expired - Fee Related JP3717073B2 (ja) | 2002-12-24 | 2002-12-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3717073B2 (ja) |
| KR (1) | KR20040057964A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100768474B1 (ko) * | 2005-09-27 | 2007-10-18 | 김홍배 | 자동 조리기의 자동 거품 제어 장치 |
| KR100847843B1 (ko) * | 2007-07-24 | 2008-07-23 | 주식회사 동부하이텍 | 다공성 저 유전막을 갖는 반도체 소자의 제조 방법 |
| US8018023B2 (en) * | 2008-01-14 | 2011-09-13 | Kabushiki Kaisha Toshiba | Trench sidewall protection by a carbon-rich layer in a semiconductor device |
-
2002
- 2002-12-24 JP JP2002372343A patent/JP3717073B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-23 KR KR1020030095121A patent/KR20040057964A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004207358A (ja) | 2004-07-22 |
| KR20040057964A (ko) | 2004-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7115517B2 (en) | Method of fabricating a dual damascene interconnect structure | |
| JP4454148B2 (ja) | 改良式の酸化層エッチング方法 | |
| JP4361625B2 (ja) | 半導体装置及びその製造方法 | |
| US7078350B2 (en) | Methods for the optimization of substrate etching in a plasma processing system | |
| US20020068458A1 (en) | Method for integrated in-situ cleaning and susequent atomic layer deposition within a single processing chamber | |
| JP4160277B2 (ja) | 半導体装置の製造方法 | |
| JP2006013190A (ja) | 半導体装置の製造方法 | |
| US20040106293A1 (en) | Method for etching organic insulating film and dual damasene process | |
| JP2008198659A (ja) | プラズマエッチング方法 | |
| US5639345A (en) | Two step etch back process having a convex and concave etch profile for improved etch uniformity across a substrate | |
| JP4477750B2 (ja) | エッチング方法 | |
| KR20140095031A (ko) | 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법 | |
| US6537904B1 (en) | Method for manufacturing a semiconductor device having a fluorine containing carbon inter-layer dielectric film | |
| JP2004111779A (ja) | 有機系絶縁膜のエッチング方法及び半導体装置の製造方法 | |
| KR20030027453A (ko) | 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법 | |
| US6114253A (en) | Via patterning for poly(arylene ether) used as an inter-metal dielectric | |
| JP2004200203A (ja) | 半導体装置及びその製造方法 | |
| TWI451493B (zh) | 低介電常數材料與金屬製程整合方法 | |
| JP2020518725A (ja) | 超伝導体相互接続のための堆積方法 | |
| JP3717073B2 (ja) | 半導体装置の製造方法 | |
| US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
| US7338897B2 (en) | Method of fabricating a semiconductor device having metal wiring | |
| JP2006073612A (ja) | レジスト除去方法 | |
| JPWO2002049089A1 (ja) | 多孔質絶縁膜のエッチング方法、デュアルダマシンプロセスおよび半導体装置 | |
| JP4067357B2 (ja) | エッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050330 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050704 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050825 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130909 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |