KR20140095031A - 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법 - Google Patents

다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법 Download PDF

Info

Publication number
KR20140095031A
KR20140095031A KR1020140008592A KR20140008592A KR20140095031A KR 20140095031 A KR20140095031 A KR 20140095031A KR 1020140008592 A KR1020140008592 A KR 1020140008592A KR 20140008592 A KR20140008592 A KR 20140008592A KR 20140095031 A KR20140095031 A KR 20140095031A
Authority
KR
South Korea
Prior art keywords
layer
trench
etching
film stack
opening
Prior art date
Application number
KR1020140008592A
Other languages
English (en)
Inventor
아나스 인드라칸티
바스카르 나가바이라바
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20140095031A publication Critical patent/KR20140095031A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

타원형의 비아 개구와 트렌치 개구가 유전체층에 형성되는 다중-단계 에칭 처리는 플라즈마 에칭 리액터에 온도 제어된 정전 척 상에서 다중-층 필름 스택을 지지하는 단계를 포함한다. 다중-층 필름 스택은 유전체층과 상기 유전체층 위의 패터닝된 금속 하드 마스크층을 갖는다. 에천트 가스는 플라즈마 상태로 에너자이징되고, 약 30 내지 50℃의 온도로 척이 유지되는 동안 포토레지스트 내의 비아 개구는 평탄화층으로 전사되고, 다음으로 패터닝된 하드 마스크층에서 상기 트렌치 개구의 타원형의 부분으로 전사된다. 타원형의 개구는 20℃ 이하의 온도로 척이 유지되는 동안 하드 마스크의 하부층으로 연장되고 아래의 유전체층으로 연장된다. 하드 마스크에서 트렌치 패턴을 노출시키도록 상기 평탄화층은 스트립한 후, 트렌치 개구는 척이 약 55℃ 이상의 온도로 유지되는 동안 유전체층에서 형성된다. 처리는 따라서 80nm 이하의 피치를 갖는 트렌치를 에칭하는 동안 확장된 비아 개구 영역을 제공할 수 있다.

Description

다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법{METHOD OF ETCHING SELF-ALIGNED VIAS AND TRENCHES IN A MULTI-LAYER FILM STACK}
본 발명은 플라즈마 처리 장치에서 반도체 기판을 처리하는 방법에 관한 것이며, 보다 상세하게는 반도체 기판에 포함된 필름 층들의 선택적인 제어에 관한 것이다.
예컨대, 반도체 기판 또는 평면 패널 디스플레이 제조에서 사용되는 것과 같은 유리 패널 기판의 처리에서, 플라즈마가 종종 채용된다. 기판의 처리 (화학 기상 증착, 플라즈마 향상된 화학 기상 증착, 물리 기상 증착, 원자 층 증착, 등) 중 일부로서, 기판은 각각이 집적 회로가 될 복수의 다이 (die) 또는 직사각형의 영역으로 나누어진다. 다음으로, 기판은, 기판 상의 전기적 컴포넌트를 형성하도록 물질이 선택적으로 제거 (에칭) 및 증착 (증착) 되는 일련의 단계들에서 처리된다.
집적 회로는 기판 상의 유전체층 상의 도전성 패턴을 형성함으로써 순차적으로 생성된다. 예시적인 플라즈마 처리에서, 기판은 에칭 전에 (즉, 포토레지스트 마스크와 같은) 경화된 이멀전 (emulsion) 의 박막으로 코팅된다. 경화된 이멀전의 영역은 다음으로 선택적으로 제거되며, 아래 층의 일부가 노출되게 한다. 다음으로, 기판은 플라즈마 처리 챔버 내에서 척 (chuck) 으로 지칭되는, 단극성 또는 양극성 전극을 포함하는 기판 지지 구조 상에 위치된다. 적합한 에천트 소스 가스 (예컨대, C4F8, C4F6, CHF3, CH2F3, CF4, CH3F, C2F4, N2, O2, Ar, Xe, He, H2, NH3, SF6, BCl3, Cl2, 등) 이 다음으로 챔버로 흐르며, 기판의 노출된 영역을 에칭하기 위한 플라즈마를 형성하도록 일 세트의 RF 주파수에 의해 스트라이킹된다. 일 세트의 RF 주파수에서 조정을 통한 플라즈마에서 이온 에너지의 양을 제어함으로써, 에칭 처리가 최적화된다.
듀얼 다마신 (dual damascene) 으로 알려진 통상의 기판 제조 방법에서, 유전체층들은 비아 홀을 충진하는 도전성 플러그에 의해 전기적으로 연결된다. 일반적으로, 개구는 유전체층에 형성되고, 다음으로 개구는 두 세트의 도전성 패턴 사이에 전기적 접촉을 하는 도전성 물질 (예컨대, 알루미늄 (Al), 구리 (Cu), 등) 으로 충진된다. 이는 다중-층 필름 스택에서 상호연결층과 같은 기판 상의 활성 영역들 사이의 전기적 접촉을 확립한다. 유전체층의 표면 상의 여분의 도전성 물질은 통상적으로 화학 기계 연마 (CMP; chemical mechanical polishing) 에 의해 제거된다.
그러나, 접촉과 트렌치를 통한 서브-마이크론이 고 애스펙트 비를 갖는 현재의 플라즈마 처리 기술을 사용하여, 기판 상의 고 회로 밀도에 대한 높아지는 요구를 만족시키는데에는 어려움이 있을 수도 있다. 새로운 저-k 필름과 복합 필름 스택의 이용은 유전체 에칭 처리와 장비에 대한 새로운 세트의 도전들을 제시한다.
플라즈마 처리 장치에서 온도 제어된 정전 척에 의해 지지되는 다중-층 필름 스택에서 자기-정렬된 비아와 트렌치를 에칭하는 방법이 본 명세서에서 개시되며, 온도 제어된 정전척은 자기-정렬된 비아와 트렌치의 에칭 동안 다중-층 필름 스택의 온도를 조절한다. 방법은, 약 30 내지 50℃의 온도에서 상기 다중-층 필름 스택을 유지하는 동안 미리 패터닝된 포토레지스트 마스크 아래의 평탄화층으로 비아 개구를 에칭하는 단계를 포함하고, 평탄화층은 트렌치를 형성하도록 미리 패터닝된 금속 하드 마스크에서 트렌치 개구를 오버라잉 (overlying) 하고 충진하고, 평탄화층에서의 비아 개구는 트렌치 개구보다 더 크고, 에칭은 트렌치 개구에서의 평탄화 물질이 제거될 때까지 실행되고, 타원형의 비아 개구는 평탄화 물질이 제거되는 트렌치 개구의 영역에 형성된다. 다음 단계에서, 타원형의 비아 개구는 약 0 내지 20℃의 온도로 다중-층 필름 스택을 유지하는 동안 금속 하드 마스크 아래의 하드 마스크층으로 에칭된다. 다음으로, 유전체층으로 하드 마스크에서의 타원형의 비아 개구의 패턴을 전사하고, 약 50℃ 미만의 온도로 다중-층 필름 스택을 유지하는 동안 타원형의 비아 개구가 유전체층 아래의 에칭 정지층에 도달할 때까지 에칭을 계속함으로써, 타원형의 비아 개구는 하드 마스크층 아래의 유전체층으로 에칭된다. 금속 하드 마스크에서 트렌치 개구의 패턴을 노출하도록 평탄화층을 스트립한 후, 에칭 정지층을 통해 타원형의 비아 개구를 에칭하는 동안, 유전체층으로 하드마스크층에서의 트렌치 개구의 패턴을 전사함으로써 트렌치는 유전체층으로 에칭되며, 트렌치 에칭은 다중-층 필름 스택이 약 55℃ 초과의 온도로 유지되는 동안 수행된다.
추가적으로, 다중-층 필름 스택에서 자기-정렬된 비아와 트렌치를 에칭하는 방법이 본 명세서에서 개시되며, 다중-층 필름 스택의 층들에서 개구의 패턴은, 플라즈마 에칭 장치에서 다중-단계 플라즈마 에칭 처리를 수행함으로써 다중-층 필름 스택의 하나 이상의 아래의 층들로 전사되며, 반도체 기판은 온도 제어된 척 상에 지지된다. 일 단계에서, 패터닝된 마스크층에서의 임계 치수 (CD1) 를 갖는 비아 개구의 패턴은 아래의 평탄화층으로 전사되고, 평탄화층은 패터닝된 하드 마스크층에서의 임계 치수 (CD2) 를 갖는 트렌치 개구의 패턴을 오버라잉 (overlie) 하고 충진하며, CD1 은 CD2 보다 더 크고 패터닝된 마스크층에서 비아 개구의 적어도 일부는 하드 마스크층에서 트렌치 개구와 수직 정렬된다. 다른 단계에서, 평탄화층에서의 비아 개구의 패턴은 타원형의 비아 개구를 형성하도록 하드 마스크층에서의 충진된 트렌치 개구로 전사되고, 타원형의 비아 개구는 트렌치의 길이에 따른 방향에서 임계 치수 CD1 및 트렌치의 폭에 걸친 종방향에서 임계 치수 CD2를 갖는다. 또 다른 단계에서, 타원형의 비아 개구의 패턴은 아래의 유전체층으로 전사된다. 패터닝된 하드 마스크층이 노출되도록 평탄화층을 스트립한 후, 하드 마스크층에서의 트렌치 개구의 패턴은, 트렌치의 적어도 일부가 타원형의 비아 개구 위에 형성되도록 아래의 유전체층으로 전사되며, 타원형의 비아 개구는 유전체층으로 더 연장되고, 트렌치 개구와 타원형의 비아 개구는 종방향에서 동일한 임계 치수 CD1을 갖는다.
도 1은 본 명세서에 도시된 실시 형태들에 따른 방법을 실행하는데 사용되는 플라즈마 처리 장치의 블록도이다.
도 2는 본 명세서에서 개시된 처리 방법을 실행하는데 사용될 수 있는 온도 제어된 정전 척의 블록도이다.
도 3a-h 는 본 명세서에 도시된 실시 형태에 따른 자기-정렬 비아를 형성하는 처리를 도시한 것이다.
도 4a는 본 명세서에서 설명되는 처리 방법의 상이한 단계들 동안 온도 제어된 정전 척 온도의 최적화된 그래프를 도시하며, 도 4b는 50℃ 아래의 온도에서 트렌치 에칭을 수행하는 경우 얻어지는 잔류물 포함 비아-상의-트렌치 (trench-over-via) 구조를 도시하며, 도 4c는 50℃ 위의 온도에서 트렌치 에칭을 수행하는 경우 얻어지는 잔류물 없는 비아-상의-트렌치 구조를 도시하며, 도 4는 거의 동일한 상단 비아 CD 및 상단 트렌치 CD를 갖는 잔류물 없는 비아-상의-트렌치 구조를 도시하며, 그리고 도 4e는 거의 동일한 상단 비아 CD 및 상단 트렌치 CD를 갖는 비아-상의-트렌치 구조의 상면도를 도시한다.
본 발명은 첨부되는 도면에 도시되는 바와 같이 몇몇의 바람직한 실시형태를 참조하여 구체적으로 설명될 것이다. 이하의 설명에서, 다수의 특정한 세부사항들은 본 명세서에 개시된 실시형태들의 완전한 이해를 제공하도록 나타내진다. 그러나, 이 실시형태들이 이러한 세부사항들의 일부 또는 전부 없이도 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 경우들에서, 공지된 처리 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않도록 자세히 설명되지 않았다.
플라즈마 에칭 비아와 트렌치에서, 다중-층 필름 스택에서 필름의 패싯 (faceting), 물질 침식, 및/또는 코너 스퍼터링 (일반적으로, 에치 프로파일) 은 기판 온도에 의해 제어될 수 있다. 기판 온도를 제어하기 위해, 기판은 플라즈마 처리 시스템에서 온도 제어된 정전 척 ("TC-ESC"; temperature controlled electrostatic chuck) 상에서 지지될 수 있다. 에칭 필름 물질의 선택성은 기판의 온도를 제어함으로써 증가되거나 감소될 수도 있으며, 기판의 온도는 TC-ESC에 의해 증가되거나 감소된다. 본 명세서에 도시된 바와 같이, 패싯, 물질 침식, 및/또는 코너 스퍼터링을 최소화하고, 그리고/또는 특히 금속 하드 마스크 층 물질에서 패싯을 제한하는데에 있어, 절연 에칭에서 수직 에칭 프로파일에 대한 향상을 제공하도록 기판 온도를 제어하는 동안 다중-단계 플라즈마 에칭 처리는 실행될 수 있다. 이러한 온도 제어는, 특히 바이어스 RF 신호의 주파수 컴포넌트에 바이어스 RF 신호의 제어를 통해 이온 에너지를 제어함으로써 보충될 수도 있다. 바이어스 RF 신호에 기초한 선택성을 향상시키는 예시적인 실시예는 전체가 참조로 본 명세서에 통합되는 일반-할당된 (commonly-assigned) U.S. 특허 번호 8,222,155 에 개시된다.
일 실시형태에 따르면, 비아-상의-트랜치 에칭 처리는, 비아들 하부에서의 타원형의 접촉 영역을 제공하는 동안, 상단 비아 CDs와 대략 동일한 크기의 상단 임계 치수들 (CDs, critical dimensions) 를 트렌치가 갖도록 실행된다. 본 명세서에서 "타원형" 은, 비-원형 단면을 가지고, 바람직하게는 트렌치에 평행한 종방향에서의 CDs 보다 약 1.5 내지 2 배 더 큰, 트렌치의 방향에 횡방향에서의 CDs를 갖는 비아들을 지칭한다. 트렌치는 바람직하게 약 80nm 이하의 피치 (pitch) 를 가지며 트렌치 CDs 는 40nm 이하이다. 타원형의 비아는 약 50nm 직경의 원형 개구를 갖는 마스크를 사용하여 형성될 수 있다. 트렌치는 약 40nm 이하의 CD 를 갖는 트렌치 개구를 형성하도록 미리 패터닝된 하드 마스크에 의해 정의된다. 50nm 개구에 의해 형성된 비아는 횡방향에서 약 40nm로 감소되고, 하드 마스크 아래의 타원형의 비아를 형성하도록 종방향에서 50nm 직경을 유지한다. 따라서, 80nm 이하의 트렌치 피치에 대해, 넓은 접촉 영역이 비아의 하부에 제공될 수 있다.
일반적으로 듀얼 다마신 기판 제작에는 두 개의 방식이 있다: 선-비아 및 선-트렌치. 선-비아 방법의 일 실시예에서, 기판은 먼저 포토레지스트로 코팅되고, 다음으로 비아는 리소그래픽하게 패터닝된다. 그 다음, 이방성의 에칭은 다중-층 마스크 물질, 하드 마스크층을 관통하고, 기판의 저 유전층을 관통하여 에칭하고, 아래 금속층 바로 위의 에칭 정지 배리어층에서 정지한다. 그 다음, 비아 포토레지스트 층이 스트립되고, 트렌치 포토레지스트가 도포되고, 리소그래픽하게 패터닝된다. 포토레지스트의 일부는 비아의 하부에 잔류할 것이며, 트렌치 에칭 처리 동안 과-에칭되는 것으로부터 하부 부분의 비아를 막아줄 것이다. 제2 이방성의 에칭은 다음으로, 다중-층 마스크 물질을 관통하고, 저 유전체 물질을 원하는 깊이로 에칭한다. 이 에칭은 트렌치를 형성시킨다. 포토레지스트는 다음으로 스트립되고, 비아의 하부에서의 에칭 정지 배리어층은, 아래의 구리가 비아로 스퍼터되지 않을 수 있도록 저 에너지 에칭으로 개구된다. 전술한 바와 같이, 트렌치와 비아는 도전성 물질 (예컨대, 알루미늄 (Al), 구리 (Cu), 등) 로 충진되고, 화학 기계 연마 (CMP) 에 의해 연마된다. 선-비아 방식은 트렌치가 비아 먼저 형성되는 경우 발생하는 포토레지스트 고임 효과 (pooling effect) 를 회피할 수 있으므로, 작은 구조 (geometry) 디바이스에 널리 적용되었으나, 선-비아 방식은 포토레지스트 독성 (poisoning) 에 취약할 수도 있다.
다른 방법은 선-트렌치 방식이다. 일 실시예에서, 기판은 포토레지스트로 코팅되고, 트렌치 리소그래픽 패턴이 적용된다. 이방성의 건식 에칭은 다음으로 다중-층 마스크와 하드 마스크층을 관통하고, 포토레지스트가 스트리핑된다. 또 다른 포토레지스트층이 트렌치 하드 마스크 위로 도포되고, 다음으로 비아가 포토그래픽하게 패터닝된다. 제2 이방성의 에칭은 다음으로 하드 마스크층을 관통하고, 저-K 물질로 부분적으로 에칭된다. 이 에칭은 부분적 비아를 형성시킨다. 포토레지스트는 다음으로 하드마스크로 비아 위의 트렌치 에칭을 위해 스트립된다. 트렌치 에칭은 다음으로 하드 마스크층을 관통하고 부분적으로 저-K 물질을 원하는 깊이로 에칭한다. 이 에칭은 또한, 비아의 하부에 위치된 최종 에칭 정지 배리어층 상에서 정지되는 동시에, 비아 홀들을 치운다 (clear). 최종 에칭 정지 배리어층은 다음으로 아래의 구리가 비아로 스퍼터링되지 않을 수 있도록 저 에너지 에칭으로 개구된다. 선-트렌치 방법은 포토레지스트 독성을 감소시킬 수도 있다.
도 1은 본 명세서에 개시된 실시형태에 따른 방법을 실행하는데 사용되는 플라즈마 처리 장치의 블록도이다. 도 1은 반도체 디바이스의 처리와 제작에 사용된 용량 커플링된 플라즈마 에칭 시스템 (200) 을 도시한다. 다른 실시형태에서, 유도 커플링된 플라즈마 처리 시스템이 이용될 수 있다. 용량 커플링된 플라즈마 처리 시스템 (200) 은 시스템에서의 플라즈마 처리 챔버 (204) 를 갖는 플라즈마 리액터 (202) 를 포함한다. 가변 전력 공급기 (206) 는 플라즈마 챔버 (204) 내에 생성된 플라즈마 (210) 에 영향을 주는 상부 전극 (208) 에 커플링된다.
온도 제어된 ESC (212) (TS-ESC) 는 처리될 기판 (214) 를 지지한다. 가변 전력 공급기 (206a) 는 플라즈마 챔버 (204) 내에 생성된 플라즈마 (210) 에 영향을 주는 TC-ESC (212) 에 커플링될 수 있다. 추가적으로, TS-ESC (212) 는 접지도리 수도 있다. 본 발명의 일 특정한 실시형태에 따라, TC-ESC는 기판 (214) 를 가열 또는 냉각하도록 TS-ESC 내에 실장된 하나 이상의 온도 제어 메커니즘 (216) 을 포함한다. 온도 제어기 (218) 는, 하나 이상의 온도 제어 메커니즘 (216) 에 커플링된 열 교환기를 포함할 수도 있는 장비들 (261) 과 전력 공급기 (220) 를 통해 TS-ESC (212) 의 온도를 제어한다. 하나 이상의 온도 제어 메커니즘 (216) 과 TS-ESC (212) 의 특징들은 아래에서 더 구체적으로 설명된다.
매스 플로우 제어기 업스트림의 매니폴드 (manifold) 와 같은 가스 공급 메커니즘 (222) 은 통상적으로 가스 소스 (223) 로부터 제조 처리에 요구되는 적절한 화합물을 플라즈마 리액터 (204) 의 내부로 공급한다. 배기 매니폴드 (224) 는 플라즈마 챔버 (204) 내로부터 가스와 일부 미립자 물질을 제거한다. 플라즈마 챔버 (204) 에서의 압력은 종종 펜덜럼 (pendulum) 타입의 쓰로틀 (throttle) 밸브 (226) 를 사용함으로써 유지된다.
플라즈마 챔버 (220) 에서, 다중-층 필름 스택과 같은 기판 (214) 의 에칭은 진공 또는 저압 분위기에서 이온화된 가스 화합물 (플라즈마 210) 에 기판 (214) 을 노출시킴으로써 달성된다. 에칭 처리는 처리 가스가 플라즈마 챔버 (204) 로 전달되는 경우 시작된다. RF 전력은 처리 가스를 이온화하는 가변 전력 제어기 (206, 206a) 에 의해 전달된다. 전극 (208) 과 TC-ESC (212) 에 의해 전달된 RF 전력은 TC-ESC (212) 와 기판 (214) 에 대한 이온 충격 (bombardment) 을 야기한다. 에칭 처리 동안, 플라즈마 (210) 는 마스크에 의해 커버되지 않는 물질을 제거하도록 기판 (214) 의 표면과 화학적으로 반응한다.
도 2는 본 명세서에 개시된 일 실시형태에 따른 기판 (310) 의 온도를 제어하는 TS-ESC (212) 를 도시하는 개략도이다. 기판의 온도를 제어하는 방법의 예시적인 실시예는 전체로서 본 명세서에 통합된 공유된 (commonly-owned) U.S. 특허 번호 6,921,724 에 있을 수 있다. 열 교환기와 같은 베이스 (302) 는 단열재 (304) 를 지지한다. 지지부 (306) 는 바람직하게 평탄하며, 단열재 (304) 에 장착된다. 가열기 (308) 는 지지부 (306) 내에 실장된다. 다중-층 필름 스택과 같은 기판 (310) 은 지지부 (306) 위에 배치된다. 열 전도체 (312) 는 지지부 (306) 와 기판 (310) 사이에 밀착된 열접촉을 제공할 수 있다. 열 전도체 (312) 는 바람직하게 헬륨과 같은 가스일 수도 있으며 다른 실시예에서는 아르곤일 수도 있다. 헬륨 압력에 따라, 기판 (310) 과 지지부 (306) 사이의 열전도는 증가되거나 감소될 수도 있다.
일 실시형태에 따라, 베이스 (302) 는, 냉각/가열 유체 루프 (loop) 와 같은 통상의 열 교환 시스템을 통해 상대적으로 일정한 온도로 유지되는 금속의 물질, 바람직하게는 알루미늄 베이스 냉각 플레이트를 포함한다. 또 다른 실시형태에 따르면, 베이스 (302) 는 또한 알루미늄 나이트라이드와 같은 비-금속의 물질을 포함할 수도 있다. 그러나, 베이스 (302) 는 가열기 (308) 없는 표준 동작에서보다 더 높은 정도로 냉각되어야만 한다. 예를 들어, 베이스 (302) 의 온도는 기판 (310) 의 원하는 온도 아래인 10℃ 내지 50℃일 수도 있다. 베이스 (302) 는 또한 플라즈마 가열을 위한 열적 싱크 (sink) 를 제공할 수 있다. 외부의 냉각수 냉각기 (미도시) 는 베이스 플레이트의 온도를 유지하는데 사용될 수도 있다. 베이스 (302) 는 가열기 전력 라인 (312) 또는 다른 서비스 라인들이 통하도록 배치된 몇몇의 홀들 또는 캐비티 (미도시) 를 더 갖는다. 이러한 서비스 라인은 가열기, 센서, 고 전압 정전기 클램핑을 포함할 수도 있다. 당업자는 서비스 라인들이 위에 언급된 것들에 제한되지 않는다는 것을 인지할 것이다.
일 실시형태에 따라, 단열재 (304) 는 지지부 (306) 와 베이스 (302) 사이의 중요한 열적 임피던스 브레이크 (thermal impedence break) 로 작용한다. 단열재 (304) 는 폴리머, 플라스틱 또는 세라믹으로 만들어진 두꺼운 RTV 본딩 점착층을 포함할 수도 있다. 그러나, 단열재 (304) 의 열적 임피던스 브레이크는 너무 과도하지 않으며, 그렇지 않으면 기판 (310) 은 불충분하게 냉각될 것이다. 예를 들어, 단열재는 약 0.05 W/mK 와 약 0.20 W/mK 사이의 범위의 열전도성을 바람직하게 가진다. 이 경우에서의 단열재 (304) 는 열 저항 엘리먼트와 지지부 (306) 와 기판 (302) 사이의 본드 모두로 작용한다. 또한, 단열재 (304) 는 플라즈마와 베이스 (304) 사이의 적합한 RF 커플링이 유지되도록 되어야한다. 또한, 단열재 (304) 는 층 위와 아래에 위치된 상이한 물질과 온도에 의한 높은 열적-기계적 전단을 견뎌야한다. 바람직하게, 단열재 (304) 의 두께는 2 mm 미만이어야 한다. 단열재 (304) 는 가열기 전력 라인 (312) 과 다른 서비스 라인의 하우징 부분을 위한 베이스 (304) 의 캐비티에 근접한 몇몇의 캐비티 또는 비아 (미도시) 를 더 포함할 수도 있다. 다른 실시형태에서, 단열재 (304) 는 가스 플레이트일 수 있으며, 가스 플레이트 (미도시) 는 보다 바람직하게 베이스 (302) 와 지지부 (306) 사이의 단열재 (304) 를 수반할 수 있다. 바람직하게 선택적인 가스 플레이트는 내부에서의 유체적으로 고립된 가스 존들을 포함할 수도 있으며, 헬륨과 같은 가스는 가스존에서의 열전도도를 조정하도록 유체적으로 고립된 가스존 각각에 공급될 수도 있다.
일 실시형태에 따라, 지지부 (306) 는 세라믹 물질을 포함한다. 세라믹은 알루미나와 같은 비-전기적으로 전도성인 물질일 수도 있다. 지지부 (306) 의 형태는 바람직하게 플라즈마 에칭 시스템에서 일반적으로 사용된 통상의 디스크를 포함할 수도 있다. 지지부 (306) 는 바람직하게 통상의 정전 척이나, 택일적으로 기판 (310) 을 밑으로 홀딩하기 위한 기계적인 클램프를 갖는 세라믹일 수도 있다. 일 실시형태에 따라, 지지부 (306) 의 두께는 약 2 mm 이다. 그러나, 당업자라면 다른 두께 또한 적합할 수도 있다는 것을 인식할 것이다. 또 다른 실시형태에 따르면, 지지부 (306) 구성 (construction) 은 "베이스에 본딩된 얇은 디스크" 타입이며, 그렇지 않으면 측면 전도는 가열 입력이 측면으로 펼처질 정도로 높을 수도 있고, 이는 비효율적인 존 분리를 야기한다. 지지부는 국부적으로 열이 소멸되게 하여야한다.
가열기 (308) 는 적어도 하나의 저항 엘리먼트를 포함할 수 있다. 일 실시형태에 따라, 가열기 (308) 는 클램프 전극 평면 아래의 지지부 (306) 에 실장될 수도 있으며, 모든 원하는 패턴 예를 들어, 대칭적 또는 임의의 패턴으로 형상화될 수도 있다. 가열기 (308) 는 또한 하나 이상의 평탄한 (planar) 가열 엘리먼트를 가질 수도 있다. 가열 엘리먼트 각각은 독립적으로 제어될 수도 있는 가열 존 또는 영역을 정의한다. 다중-존 패턴은 지지부 (306) 에 대한 전도 냉각과 반대로 작동하는 하나 이상의 평탄한 가열 엘리먼트를 갖는다. 가열 존 각각과 연관된 센서 (309) 는 가열 존 각각에 대한 온도를 측정할 수도 있으며, 독립된 평탄한 가열 엘리먼트 각각을 모니터링하고 제어하도록 도 1의 제어기 (218) 와 같은 제어기 또는 컴퓨터 시스템에 신호를 전송할 수도 있다. 예를 들어, 적외선 센서 또는 열전대 센서와 같은 센서는 기판 (310) 으로부터 직접 판독하기 위해 포트들을 통해 장착될 수 있다. 센서 (309) 는 또한 지지부 (306) 의 내부 또는 뒤에 장착될 수 있다. 가열기 (308) 는 단열재 (304) 와 베이스 (302) 에서의 개구들을 통해 배치된 전력 라인 (312) 에 의해 전력이 공급된다.
일 실시형태에 따르면, 가열기 (308) 는 유도 가열기를 포함한다. 또 다른 실시형태에 따르면, 가열기 (308) 는 크립톤 또는 석영 램프와 같은 가열 램프를 포함한다. 상이한 또 다른 실시예에 따르면, 가열기 (308) 는 가열하거나 냉각할 수 있는 열전기 모듈을 포함한다. 열전기 모듈과 함께면, 베이스와 열적 브레이크는 선택적이다. 가열기 (308) 는 또한 저항 가열 엘리먼트를 포함할 수도 있다. 당업자는 지지부 (306) 를 가열하고 냉각하는 다수의 다른 방식들이 존재한다는 것을 인식할 것이다.
설명을 용이하게 하기 위해, 도 3a는 반복되는 패턴의 개구 (70, 701) 가 다중-층 필름 스택 (100) 에서 에칭되고 이어서 마스킹된 후, 반도체 디바이스의 일 실시형태의 층들을 나타내는, 다중-층 필름 스택 (100) 의 이상적인 단면도를 도시한다. 아래의 설명에서, "위의" 및 "아래의"와 같은 용어는 본 명세서에서 층들 사이의 공간적 관계를 설명하기 위해 채용될 수도 있으나, 연관된 층들 사이의 직접 접촉을 언제나 나타내어야 하는 것은 아닐 수도 있다. 도시된 층들 사이, 위의 또는 아래의 다른 추가적인 층들이 존재할 수도 있다는 것이 주목되어야한다. 또한, 도시된 층들 모두가 반드시 존재할 필요가 없으며 일부 또는 모두 다른 상이한 층들에 의해 치환될 수도 있다. 또한, 용어 "약" 및 "실질적으로" 는 기재된 값의 +/- 10% 이내의 값을 포함하도록 해석되어야 한다.
다중-층 필름 스택 (100) 과 같은 기판에 포함된 처리 물질의 선택성은 처리 레시피에 의존하여 제어될 수 있다. 예를 들어, 처리 레시피는: (1) 처리 가스 및/또는 처리 가스의 구성의 양을 선택하는 단계; (2) 처리 압력과 플라즈마를 형성하기 위한 하나 이상의 전력 레벨을 선택하는 단계; (3) 기판 온도를 선택하는 단계; 및 (4) 에칭 시간을 선택하는 단계를 포함할 수 있으며, 파라미터 1-3 은 시간에 따라 조정될 수도 있다.
이해될 것과 같이, 도 3a에서 다중-층 필름 스택 (100) 의 일부는 (제1 메탈 라인/층과 제2 두개의 메탈 라인/층 사이의 비아와 제2 메탈 라인/층의 최종적인 제조를 위한) 비아와 트렌치를 패터닝하기 위한 초기의 마스크 스테이지에서 구성되어 도시된다. 다중-층 필름 스택 (100) 의 베이스에서, 예컨대 SiO2를 포함하는 산화층 (10) 이 도시된다. 다중-층 필름 스택 (100) 과 같은 기판은 산화층 (10) 에 포함될 수도 있는 알루미늄 또는 구리의 전도 라인들과 같은 다양한 금속 층 (미도시) 및 유전체층을 더 포함할 수도 있다. 위의 산화층 (10) 은 약 4.3 내지 5 의 유전 상수를 갖는, SiN, SiC, SiCN 또는 SiCHN과 같은, 바람직하게 나이트라이드, 카바이드, 카본타이트라이드인, 유전체 배리어층 (150) (예컨대, 캘리포니아, 산타 클라라, Applied Materials로부터 가용한 BLoKTM) 이 배치된다. 배리어층 (105) 위에는 SiN, SiC, 포스포실리케이트 글라스 (PSG) 등으로 구성될 수 있는, 에칭 정지층 (20) ("ES1 층") 이 있다. ES1 층 (20) 은 배리어층 (15) 보다 더 높은 유전 상수 (즉, k > 5) 를 바람직하게 가지며, 투과성 (porous) 의 낮은-k 유전체층 (25) ("PLKD 층") 이 ES1 층 (20) 위에 배치된다. ES1 층 (20) 은 약 5 및 9 의 유전 상수를 바람직하게 가질 수도 있다. PLKD층 (25) 은 약 1 내지 4.3, 보다 바람직하게는 약 1.8 내지 3의 유전 상수를 포함한다. PLKD층 (25) 위에는 테트라에틸 오소실리케이트 (orthosilicate) ("TEOS") 기반 필름, 실리콘 디옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, SiOC, SiON, SiCN 및 이들의 조합과 같은 실리콘 옥사이드 필름일 수 있는, 제1 하드 마스크층 (30) ("HM1층") 이 위치된다. HM1층 위에는, 금속 하드 마스크층 (35) ("MHM층") 이 배치될 수도 있다. MHM층 (35) 위에는 TEOS 필름과 같은 HM1층에 사용될 수 있는 물질로 바람직하게 형성된 제2 하드 마스크층 (40) ("HM2층") 이 있다.
다중-층 필름 스택 (100) 은 개구 (70, 71, 72) 를 포함할 수 있다. 바람직하게, MHM층 (35) 과 HM2 층 (40) 은, 이후에 트렌치를 형성하도록 트렌치 개구 (70, 71) 를 형성시키는 에칭 처리를 통해 미리 패터닝되며, 개구 (72) 는 트렌치 개구 (70, 71) 의 패턴을 포함하는 필름 스택 (100) 의 일부를 도시하는 도 3a-h 에 도시된 것과 같이, 이후의 에칭 단계들에서 비아들을 개구시킬 것이다. 바람직하게, 트렌치 개구 (70, 71) 의 패턴은 약 80nm 이하의 피치를 갖는다. 보다 바람직한 실시형태에서, 트렌치 개구 (70, 71) 는 66nm 또는 45nm 와 같은 피치를 가질 수 있다. 패터닝된 MHM층 (35) 은 TiN, SiN, WN, WSiN, TiSiN, TaN, TaSiN, TiTaN, TaRuN, 또는 이들의 조합과 같은 물질로부터 형성될 수도 있다. 바람직하게, 패터닝된 MHM층 (35) 은 TiN 으로부터 형성된다.
MHM층 (35) 과 HM2층 (40) 위에는 바람직하게 삼중-층 마스크가 있다. 삼중-층 마스크는 하단의 유기 평탄화층 (45) ("OPL층"), OPL층 (45) 위의 실리콘 반사방지 코팅층 (50) ("SiARC층") 일 수 있는 하단 반사방지층 (BARC) 와 같은 반사방지층 및 SiARC층 (50) 위의 포토레지스트 마스크층 (55) ("PR층") 을 포함할 수 있다. 다른 실시형태에서, SiARC와는 다른 반사방지코팅이 이용될 수도 있다. OPL층 (45) 이 형성되면, OPL층 (45) 의 물질은 층 (35, 40) 내의 개구 (70, 71) 를 충진한다. PR층 (55) 은 아래의 층들이 에칭될 수 있도록 개구 (72) 로 패터닝될 수 있다. 필름 스택 (100) 의 일부를 도시하는 도 3a에 도시된 바와 같이, PR층 (55) 은 비아 개구 (72) 의 패턴을 포함한다 (도 3a에서는 오직 하나만 도시됨). 바람직하게 비아 개구 (72) 각각은, 개구 (72) 의 패턴이 아래의 SiARC층 (60) 과 OPL층 (45) 에 전사될 수 있도록 트렌치 개구 (70) 로 수직하게 정렬된다. 개구 (72) 의 패턴이 OPL층 (45) 에 전사되는 동안, 층 (35, 40) 에서 트렌치 개구 (&0) 의 패턴을 충진한 OPL층 물질 (45)은 타원형의 개구 (74) 를 형성하도록 제거된다. 개구 (72) 가 트렌치 개구 (70) 의 폭보다 더 크므로, 트렌치 개구 (70) 로부터 제거된 OPL 물질은, 트렌치 개구의 폭과 동일한 방향의 종방향에서의 CD와 CD1 보다 큰 트렌치를 따르는 방향에서의 CD2 (종이의 평면으로의 방향에서) 를 가지는 타원형의 개구를 형성한다. 개구 (72) 아래의 필름 스택 층들은, 개구 (71) 가 PR층 (55) 에 의해 마스크 된 채로 남아있는 동안, 제거될 수도 있으며, 이는 다음의 처리 단계 동안 PLKD층 (25) 내에 최종적으로 형성되는 (이하에서 더 설명되고 도시되는 바와 같이) 패터닝된 트렌치 및/또는 비아 홀들을 허용한다. 바람직하게, PR층 (55) 은 193nm 포토레지스트이다. 또는, 248nm 프토레지스트, 157nm 포토레지스트, EUV 레지스트, 또는 전자 민감 레지스트가 사용될 수도 있다. 마스킹되지 않은 패턴된 트렌치 및/또는 비아 홀들은 예를 들어 반응성 이온 에칭 (RIE; reactive ion etching) 을 포함하는 임의의 적합한 처리를 이용하는 플라즈마 에칭 처리 (예컨대 제거 처리) 에서 제거될 수도 있다. 도 3a에 도시된 개구 (70, 71, 72) 가 추가적인 그리고/또는 다른 패터닝을 포함할 수 있으며, 그리고/또는 도시된 패턴이 보다 큰 웨이퍼 (214) (도 1 참조) 에 걸쳐 반복될 수도 있다는 점이 이해될 것이다. 바람직하게, 개구 (70, 71, 72) 의 패턴의 배열은 웨이퍼 (214) 에 걸처 집적 회로에서 반복된다.
도 3a에 도시된 바와 같이, PR층 (55) 에서의 개구 (72) 는 HM2층 (40) 과 MHM층 (35) 에서의 개구 (70) 과 정렬된다. 개구 (70) 가 개구 (72) 의 크기보다 폭이 더 작으므로, 타원형의 비아 (74) 가 트렌치 개구 (70) 로부터 제거되는 OPL 물질의 일부에서 형성될 것이다. 층 (40, 35) 에서의 개구 (71) 는 층 (45, 50, 55) 에 의해 마스킹된다. 이러한 패터닝은 비아-상의-트렌치 에칭이 수행되도록 한다. 에칭 처리는 먼저 PR층 (55)의 개구 (72) 를 SiARC층 (50) (도 3B 참조) 의 마스크되지 않은 부분에 전사하여, 개구 (72) 내의 OPL층 (45) 의 상면을 노출시킨다. 다음으로, 다음 단계에서, SiARC층의 개구 (72) 는 OPL층 (45) 로 전사된다. 개구 (72) 는 HM2층 (40) 의 상면이 개구 (72) 내에서 노출되도록 전사되고, MHM층 (35) 과 HM2층 (40) 에서 개구 (70) 를 충진하는 OPL층 물질은 개구 (70) 가 HM1층 (30) 의 상면을 노출하도록 (도 3c 참조) 제거된다. OPL층 (45) 의 에칭 동안, PR층 (55) 은 완전히 제거될 수도 있어, SiARC층 (50) 의 미리 마스킹된 부분을 노출한다. 추가적으로, OP층 (45) 의 에칭 동안, PR층 (55) 이 완전히 제거된 후, 아래의 SiARC층 (50) 의 두께는 감소될 수도 있다. 본질적으로, PR층 (55) 에서 개구 (72) 각각의 타원형의 버전은, HMI층 (30) 이 HM2 및 MHM층 (40, 35) 의 타원형의 개구 (74) 에서 노출될 때까지, SiARC 및 OPL층 (50, 45) 로 전사될 것이다. 타원형의 개구 (74) 를 정의하는 HM2 및 MHM층 (40, 35) 의 물질은 HM1층 (30) 으로 에칭하기 위한 마스크를 제공한다. 바람직한 실시형태에서, 개구 (72) 는 약 50nm 의 직경을 갖는 원형이다. 처리에서의 이 시점에서, 패터닝된 MHM층 (35) 의 노출되지 않은 코너 부분들이 이어지는 에칭 단계들에서 노출될 것이며, 다중-층 필름 스택 (100) 에서 최종적인 트렌치 및/또는 비아에 대한 미래의 마스크를 제공할 것이라는 점이 이해될 것이다.
OPL층 (45) 의 패터닝된 부분이 타원형의 개구 (74) 를 형성하도록 개구 (72, 70) 로부터 제거된 후, 다중-층 필름 스택 (100) 은, 타원형의 개구 (74) 의 패턴이 하드 마스크 개구 단계에서 HM1층 (30) 으로 전사되도록 처리에 들어간다. 하드 마스크 개구 단계는 도 3d에 도시된 바와 같이 타원형의 개구 (74) 내에서 PLKD층 (25) 을 노출시키고, 개구 (72) 내의 MHM층 (35) 의 상면을 노출시킨다. MHM층 (35) 은 이후의 에칭 단계들 동안 마스크를 형성한다. 하드 마스크 개구 단계 동안, SiARC층 (50) 은 완전히 제거될 수도 있으며, 또는 선택적으로, 마스킹 SiARC층 (50) 의 두께가 감소될 수도 있다. 하드 마스크 개구 단계 이후, 마스킹 SiARC층의 일부가 잔류한다면, 제거 처리가 SiARC층 (50) 을 완전히 제거하기 위한 임의의 적합한 처리를 이용하여 수행될 수도 있으며, 도 3e에 도시된 바와 같이 OPL층 (45) 을 노출한다.
도 3e는 부분적 비아 에칭 단계가 수행된 후의 다중-층 필름 스택 (100) 을 도시한다. 부분적 비아 에칭 단계 동안, MHM층 (35) 의 타원형의 개구 (74) 의 패턴은, ES1층 (20) 이 비아를 형성하게 부분적으로 에칭 (즉, 다중-층 필름 스택 (100) 에서 개구 (74) 의 깊이를 증가시키게) 되도록 ES1층 (20)에 닿을 때까지, PLKD층 (25) 로 전사된다. 바람직하게 부분적 비아 에칭 단계는 최종의 비아 깊이의 약 90%의 타깃 두께로 비아를 에칭한다. 부분적 비아 에칭 단계 동안, 패터닝된 트렌치 및/또는 비아 홀에 대한 초기의 개구를 먼저 형성하였던 OPL층 (45) 에서의 개구 (72) 의 임계 치수 ("CD") 는, 형성되는 경우 비아 홀이 타원형이 되도록 MHM층 (35) 내에 포함되는 트렌치 개구 (70) 의 CD 보다 더 크다. 부분적 비아 에칭 단계 동안, 노출된 부분에서 MHM층 (35) 의 두께는 감소될 수도 있으나, 자기-정렬된 비아를 형성하기 위해, PLKD층 (25) 과 ES1층 (20) 은 MHM층 (35) 을 완전히 제거하지 않고 제거되어야 한다 (즉, PLKD층 (25) 과 아래의 ES1층 (20) 의 에칭 속도는 MHM층 (35) 의 에칭 속도 보다 더 커야만 한다). 또한, PLKD층 (25) 의 에칭은, MHM층 (35) 에 대한 패싯 및/또는 코너 손실이 이후의 비아 빛/또는 트렌치 에칭 및 습식 세정, 스퍼터, 또는 금속화 처리와 같은 후-에칭 트리트먼트 동안 트렌치 마진을 감소시키지 않도록, 제어되어야 한다. MHM층 (35) 에 대한 패싯 및/또는 코너 손실을 제어하는 방법이 이하에서 설명된다. 부분적 비아 에칭 후, MH층 (35) 은 개구 (72) 가 MHM층 (35) 의 상면으로 확장하도록 부분적으로 부식된다 (eroded).
도 3f는 OPL층 (45) 을 스트립하는 다음의 단계가 수행된 후 다중-층 필름 스택 (100) 의 단면도를 도시한다. OPL층 (45) 을 스트립하는 것은 HM2층 (40) 을 전부 노출시키고, MHM층 (35) 과 HM2층 (40) 에서 트랜치 개구 (71) 내의 OPL층 물질을 제거한다.
도 3g는 트렌치 에칭 단계가 수행된 후 다중-층 필름 스택 (100) 을 도시한다. 트렌치 에칭 단계 동안, 트렌치 (70, 71) 는 다중-층 필름 스택 (100) 의 PLKD층 (25) 에서 형성되고, 타원형의 개구 (74) 내에 노출된 ES1층 (20) 은 제거되어 타원형의 비아 개구 (70) 가 연장된다. 트렌치를 형성하기 위해, MHM층 (35) 의 개구 (70, 71) 의 패턴은 HM1층 (30) 의 노출된 부분으로 전사되며, 다음으로 트렌치 개구 (70, 71) 의 패턴은 PLKD층 (25) 에서 미리 결정된 깊이로 전사된다. 바람직하게, HM1 층 (30) 과 PLKD 층 (25) 의 에칭 속도는 ES1층 (20) 의 에칭 속도 보다 더 크다. 추가적으로, 트렌치 에칭동안, HM2층 (40) 은 제거될 수도 있어, MHM층 (35) 을 노출시킨다. 트렌치 에칭 동안의 HM1층 (350) PLKD층 (25) 및 ES1층 (20)의 에칭은, MHM층 (35) 에 대한 패싯 및/또는 코너 손실이 이후의 라이너 (liner) 제거 단계 및 습식 세정, 스퍼터 또는 금속화 처리와 같은 후-에칭 트리트먼트 동안 트렌치 마진이 감소되지 않도록, 제어되어야 한다. MHM층 (35) 에 대한 패싯 및/또는 코너 손실을 제어하는 방법이 이하에서 설명된다.
도 3h는 라이너 제거 단계가 수행된 후 다중-층 필름 스택을 도시한다. 라이너 제거 단계는 바람직하게 MHM층, HM1층, PLKD층 및 ES1층 (20) 의 타원형의 개구 (74) 를 배리어층 (15) 에 전사시키고, 그로부터 형성된 타원형의 비아홀은 최종의 미리 결정된 깊이로 형성될 수도 있다.
타원형의 비아 홀 (74) 이 최종의 미리 결정된 깊이로 형성된 후, 비아 홀은 다음으로, 두개의 전도 패턴 세트 사이의 전기적 접촉을 허용하는 전도 물질 (예컨대, 알루미늄 (Al), 구리 (Cu) 등) 으로 충진될 수도 있다. 이는 다중-층 필름 스택 (100) 에서 상호연결층 사이의 전기적 접촉을 확립한다. 유전체층의 표면 상의 임의의 여분의 전도 물질은 화학 기계 연마에 의해 제거될 수도 있다.
본 명세서에서 개시된 방법들을 설명하기 위해 사용된 도 3a-h와 다양한 단계들은 도시의 방식을 통할뿐이며, 그 범위를 제한하는 어떠한 방식으로도 해석되지 않아야 한다. 당업자는 본 명세서에서 설명된 원리들이 임의의 타입의 적합하게 배열된 디바이스 및/또는 디바이스들로 구현될 수도 있다는 것을 이해할 것이다.
처리 동안, TC-ESC는 다중-층 필름 스택 (100) 과 같은 다중-층 필름 스택을 홀딩하고, RF 바이어스를 다중-층 필름 스택 (100) 에 인가할 수 있다. 이온 에너지, 따라서 증착 및/또는 에칭 속도는 또한 TC-ESC에 의해 제어될 수 있다. 인가된 RF 전력은 바람직하게 약 100 및 2000W 사이이고, 하단 및/또는 상부 전극에 공급된 다양한 RF 주파수는 2MHz, 13.56MHz, 27MHz, 60MHz 또는 90MHz와 같은 바이어스된 조건을 달성하는데 사용될 수 있다. 바람직하게, RF 에너지는 하단 전극으로 2개의 상이한 주파수 또는 상부 전극 및 하단 전극으로 상이한 제1 주파수 및 제2 주파수로 공급된다. 보다 바람직하게, 60/27 MHz 플라즈마는 부분적 비아 에칭 단계와 같은 에칭 단계에 사용된다.
다중-층 필름 스택 (100) 은 바람직하게 일련의 에칭 단계들에서 처리된다 (즉, 다중-층 필름 스택을 통해 패턴이 전사된다). 바람직하게, 일련의 에칭 단계들은 다중-층 필름 스택 (100) 에서 다양한 층들 사이에서 선택적으로 에칭을 달성하기 위한 일련의 에칭 단계들 동안 다중-층 필름 스택 (100) 의 온도를 제어하도록 TS-ESC를 이용한다. 바람직하게, 온도 제어 설계는 제1 온도에서 다중-층 필름 스택 (1000 의 OPL층 (45) 과 SiARC층 (50) 과 같은 마스크층들로 패턴을 전사할 것이다. 바람직하게, 제1 온도는 약 50℃ 미만이다. 보다 바람직하게 제1 온도는 약 30 내지 50℃이다. 다음으로, ES1층 (20) 으로 부분적으로 확장하는 비아 개구를 형성하도록, HM1층 (30), MHM층 (25), 및 HM2층 (40) 과 같은 아래의 하드 마스크층 및 PLKD층 (25) 과 ES1층 (20) 과 같은 아래의 유전체층으로 패턴의 다음 전사들 동안, 다중-층 필름 스택 (100) 의 온도를 제2 온도로 감소시킨다. 바람직하게 제2 온도는 약 0 내지 20℃이다. 다음으로, 이어지는 트렌치 에칭 처리 동안 제3 온도로, 다중-층 필름 스택의 온도는 바람직하게, ES1층 (20) 에서의 비아 개구가 PLKD층 (25) 을 관통하여 에칭되는 동안 트렌치가 PLKD층 (25) 에서 패터닝될 수 있도록 상승된다. 바람직하게, 제3 온도는 약 55℃ 위이며, 보다 바람직하게 50 내지 70℃ 이다.
TS-ESC는 다중-층 필름 스택 (1000 의 온도를 제어하며, 온도는 에칭 동안 증가되거나 감소될 수 있다. 헬륨 후측 (backside) 가스는 TS-ESC가 처리 동안 다중-층 필름 스택 (100) 의 온도를 조정할 수도 있도록 다중-층 필름 스택 (100) 와 TS-ESC 사이에서 열적 커플링을 제공하는데 사용될 수 있다. 다중-층 필름 스택 (100) 을 처리하는데 사용된 온도는 바람직하게 약 0 내지 100℃ 사이이다. 처리 동안의 다중-층 필름 스택 (100) 의 온도를 조정하는 것은 처리되는 물질에 의존하여 에칭 동안 다중-층 필름 스택 (100) 의 층들에 포함된 다양한 물질의 선택성을 증가시키거나 감소시킬 수 있다. 바람직하게, TC-ESC는 적어도 초당 약 2℃의 속도로 다중-층 필름 스택의 온도를 증가시키거나 감소시킬 수 있다.
다중-층 필름 스택 (100) 의 처리 동안, 다중-층 필름 스택 (100) 의 온도는 바람직하게 다중-층 필름 스택 (100) 내에 포함된 물질의 선택성을 증가시키거나 감소시키도록 조정된다. 예를 들어, TC-ESC의 열적 존 각각은 열적 존 각각에서의 최적의 에칭 조건을 달성하도록 조정될 수 있다. 도 4a는 본 명세서에서 설명된 방법들의 상이한 단계들 동안 TC-ESC 온도의 최적화된 그래프를 도시한다. SiARC층 (50) 과 OPL층 (45) 과 같은 마스크층들을 개구시키도록 수행된 단계들과 같은 초기의 처리 단계 (410) 동안, TC-ESC는 바람직하게 약 30℃ 에서 50℃ 사이의 다중-층 필름 스택 (100) 의 온도를 유지한다. 트렌치 개구 (70) 내의 HM1층 (30) 의 노출된 부분을 개구시킨 결과로서, HM2층 (40) 의 일부는 개구 (72) 내에 노출된 위치에서 제거된다. 마스크층이 개구된 후, HM1층 (30) 은 바람직하게 개구되어 타원형의 비아 개구 (74) 를 형성한다. 마스크되지 않은 위치에서 HM2층 (40) 의 모두를 제거하는 것은 처리 가스에 트렌치 패터닝된 MHM층 (35) 의 코너들을 노출시킨다. HM1층 (30) 의 개구 및 이어지는 부분적 비아 에칭 동안 처리 가스에 대한 노출은 MHM층 (35) 의 패싯 및/또는 코너 스퍼터링을 야기할 뿐만 아니라, 다중-층 필름 스택 (100) 상에 잔류물을 형성할 수도 있는 에칭 부산물을 생성할 수도 있다. 예를 들어, MHM층 (35) 이 TiN으로부터 형성되면, TiN층의 에칭은 원치 않는 TiFx (여기서, x<4) 를 형성할 수 있다. 이러한 영향을 최소화시키기 위해, TS-ESC는 바람직하게, MHM층 (35) 에 대한 선택성이 하드 마스크 개구와 부분적 비아 에칭 동안 증가되도록 처리 단계 (420) 동안 다중-층 필름 스택 (100) 의 온도를 감소시킨다. 바람직하게, HM1층 (30) 을 개구하는 동안, TC-ESC는 약 50℃ 미만의 온도로 다중-층 필름 스택 (100) 을 유지하며, 보다 바람직하게 TC-ESC는 부분적 비아 에칭 동안 약 0 에서 20℃ 사이의 온도로 다중-층 필름 스택 (100) 을 유지한다. 다른 실시형태에서, 다중-층 필름 스택 (100) 의 온도는 부분적 비아 에칭이 수행되는 동안 증가할 수도 있다. 예를 들어, 부분적 비아 에칭 단계는 0 에서 20℃ 사이의 온도로 시작할 수도 있고, 에칭이 수행되면서 점차 증가될 수도 있다. 바람직하게 점차적인 온도의 증가는 부분적 비아 에칭 동안 약 50℃ 위로 다중-층 필름 스택 (100) 의 온도를 상승시키지 않을 것이다. 또 다른 실시형태에서, 다중-층 필름 스택 (100) 의 온도는 먼저 부분적 비아 에칭 또는 HM1 개구 단계의 초기 스테이지 동안 감소될 수도 있으며, 다음으로 부분적 비아 에칭이 수행되면서 선택적으로 증가될 수도 있다.
비록 감소된 온도가 패싯, MHM 침식, 및/또는 MHM층 (35) 에서의 코너 침식을 최소화하기는 하지만, 감소된 온도는 또한 MHM 잔류물 예컨대 TiFx 비휘발성 부산물과 같은 Ti 기반 잔류물의 형성을 이끌 수도 있다. 잔류물의 형성에 추가적으로, 감소된 처리 온도는 또한 비아의 베이스에서 감소된 타깃 CD와 각이진 비아와 트렌치 프로파일로 이끌 수도 있다. 따라서, 다음의 처리 단계 (430) 에서, 처리 동안의 다중-층 필름 스택은 바람직하게 증가되고, 약 55 와 70℃ 사이오 k같은 약 55℃ 위의 온도로 유지된다. 바람직하게, OPL 스트리핑 단계와 트렌치 에칭 단계는 동일하게 증가된 온도에서 수행된다. 증가된 온도는 최종의 비아-상의-트렌치 에칭된 구조에서 Ti 기반 잔류물을 감소시키고 심지어 없앨 수도 있다. 예를 들어, 도 4b는 50℃ 이상의 온도에서 트렌치 에칭을 실행하는 경우 획득된 잔류물 함유 비아-상의-트렌치 구조를 도시하며, 도 4c는 50℃ 위의 온도로 트렌치 에칭을 실행하는 경우 획득된 잔류물 없는 비아-상의-트렌치 구조를 도시한다. 추가적으로, 증가된 온도는 하나 이상의 트렌치와 비아홀의 프로파일을 강화시켜 90˚에 가까운 프로파일을 전한다고 믿어진다. 추가적으로, 비아 하단에 또는 근처의 더 일직선의 비아 프로파일은 다중-층 필름 스택의 상이한 층들에 위치된 트렌치들 사이의 보다 나은 전기적 연결을 형성시킬 것이다. 도 4d는 타원형의 비아들 (74) 의 하단에서 큰 접촉 영역 (75) 과 상단 비아 CD 와 상단 트렌치 CD와 거의 동일한 트렌치 (70, 71) 의 실질적으로 일직선의 프로파일을 갖는 잔류물 없는 비아-상의-트렌치 구조를 도시하며, 접촉 영역은 종방향 (도 4d에서의 좌에서 우 방향) 에서 보다 (종이의 평면으로 연장하는) 트렌치의 방향에서 적어도 1.5 배 더 길다. 도 4e는 비아-상의-트렌치 구조의 상면도를 도시하며, 타원형의 비아 (74) 는 트렌치 (70) 와 정렬되고, 타원형의 비아 (74) 와 트렌치 (70) 는 거의 동일한 상부 비아 CD와 상부 트렌치 CD를 갖는다. 타원형의 비아 (74) 의 하부에서의 접촉 영역은 종방향 (도 4e에서의 좌에서 우 방향) 에서 보다 트렌치의 방향에서 적어도 1.5배 더 길므로, 비아 (74) 의 타원형의 형상을 형성시킨다.
본 명세서에 개시된 실시형태들은 본 명세서의 특정한 실시형태를 참조하여 구체적으로 설명되는 동안, 균등물들이 채용되고, 첨부된 청구항들의 범위로부터 멀어지지 않으며 다양한 변화와 변경이 이뤄질 수 있다는 것이 당업자에게 명백할 것이다.

Claims (20)

  1. 플라즈마 처리 장치에서 온도 제어된 정전 척에 의해 지지되는 다중-층 필름 스택 (multi-layer film stack) 에서의 자기-정렬 (self-aligned) 된 비아와 트렌치를 에칭하는 방법으로서, 상기 온도 제어된 정전 척은 상기 자기-정렬된 비아와 트렌치의 에칭 동안 상기 다중-층 필름 스택의 상기 온도를 조절하고, 상기 방법은,
    약 30 내지 50℃ 의 온도로 상기 다중-층 필름 스택을 유지하는 동안, 미리 패터닝된 포토레지스트 마스크 아래의 평탄화층으로 비아 개구를 에칭하는 단계로서, 상기 평탄화층은 트렌치를 형성하도록 미리 패터닝된 금속 하드 마스크에서 트렌치 개구를 오버라잉 (overlying) 하고 충진하며, 상기 평탄화층에서의 상기 비아 개구는 상기 트렌치 개구보다 더 크며, 상기 에칭은 상기 트렌치 개구에서의 평탄화 물질이 제거될 때까지 실행되고, 타원형의 비아 개구는 상기 평탄화 물질이 제거된 상기 트렌치 개구의 영역에 형성되는, 상기 비아 개구를 에칭하는 단계;
    약 0 내지 20℃ 의 온도로 상기 다중-층 필름 스택을 유지하는 동안, 상기 금속 하드 마스크 아래의 하드 마스크층으로 타원형의 비아 개구를 에칭하는 단계;
    유전체층으로 상기 하드 마스크층에서의 타원형의 비아 개구의 상기 패턴을 전사하고 상기 다중-층 필름 스택이 약 50℃ 미만의 온도로 유지되는 동안, 상기 타원형의 비아 개구가 상기 유전체층 아래의 에칭 정지층에 도달할 때까지 에칭을 계속함으로써, 상기 하드 마스크층 아래의 상기 유전체층으로 타원형의 비아 개구를 에칭하는 단계;
    상기 금속 하드 마스크에서의 트렌치 개구의 상기 패턴을 노출시키도록 상기 평탄화층을 스트립하는 단계; 및
    상기 에칭 정지층을 통해 상기 타원형의 비아 개구를 에칭하는 동안, 상기 유전체층으로 상기 하드 마스크층에서의 트렌치 개구의 상기 패턴을 전사함으로써 상기 유전체층으로 트렌치를 에칭하는 단계로서, 상기 트렌치 에칭은 상기 다중-층 필름 스택이 약 55℃ 초과의 온도로 유지되는 동안 수행되는, 상기 트렌치를 에칭하는 단계를 포함하는, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 다중-층 필름 스택이 약 55℃ 초과의 온도로 유지되는 동안 상기 에칭 정지층 아래의 유전체 배리어층으로 상기 타원형의 비아 개구를 에칭하는 단계를 더 포함하는, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 포토레지스트 마스크는 실리콘 함유 반사방지 코팅 (SiARC; silicon containing anti-reflective coating) 위에 있으며, 상기 평탄화층은 유기 평탄화층 (OPL; organic planarization layer) 인, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 타원형의 비아 개구는 수직 측벽을 갖는, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  5. 제 1 항에 있어서,
    상기 금속 하드 마스크는 TiN, SiN, WN, WSiN, TiSiN, TaN, TaSiN, TiTaN, TaRuN 및 그 조합으로 구성된 그룹으로부터 선택되는 물질로 형성되는, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  6. 제 1 항에 있어서,
    상기 금속 마스크층은 TiN으로 형성되는, 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법.
  7. 다중-층 필름 스택에서의 자기-조립된 비아와 트렌치를 에칭하는 방법으로서,
    상기 다중-층 필름 스택의 층들에서의 개구의 패턴은, 플라즈마 에칭 장치에서의 다중-단계 플라즈마 에칭 처리를 수행함으로써 상기 다중-층 필름 스택의 하나 이상의 아래의 층들로 전사되며, 반도체 기판은 온도 제어된 척 상에서 지지되고, 상기 방법은,
    아래의 평탄화층으로 패터닝된 마스크층에서의 임계 치수 (CD1) (critical dimension) 를 갖는 비아 개구의 패턴을 전사하는 단계로서, 상기 평탄화층은 패터닝된 하드 마스크층에서 임계 치수 (CD2) 를 갖는 트렌치 개구의 패턴을 오버라잉하고 충진하며, CD1은 CD2보다 더 크고, 상기 패터닝된 마스크층에서의 상기 비아 개구의 적어도 일부는 상기 하드 마스크층에서의 상기 트렌치 개구와 수직하게 정렬되는, 상기 아래의 평탄화층으로 상기 비아 개구의 패턴을 전사하는 단계;
    타원형의 비아 개구를 형성하도록 상기 하드 마스크층에서의 상기 충진된 트렌치 개구로 상기 평탄화층에서의 상기 비아 개구를 전사하는 단계로서, 상기 타원형의 비아 개구는 상기 트렌치의 길이에 따른 방향에서의 임계 치수 CD1 및 상기 트렌치의 폭에 걸친 종방향에서의 임계 치수 CD2를 갖는, 상기 충진된 트렌치 개구로 상기 비아 개구를 전사하는 단계;
    아래의 유전체층으로 상기 타원형의 비아 개구를 전사하는 단계;
    상기 패터닝된 하드 마스크층이 노출되도록 상기 평탄화층을 스트립하는 단계; 및
    상기 트렌치의 적어도 일부가 상기 타원형의 비아 개구 위에 형성되고 상기 타원형의 비아 개구가 상기 유전체층으로 더 연장되도록 상기 아래의 유전체층으로 상기 하드 마스크층에서의 트렌치 개구의 상기 패턴을 전사하는 단계로서, 상기 트렌치 개구와 타원형의 비아 개구는 상기 종방향에서 실질적으로 동일한 임계 치수 CD1을 갖는, 상기 아래의 유전체층으로 상기 트렌치 개구의 상기 패턴을 전사하는 단계를 포함하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  8. 제 7 항에 있어서,
    상기 패터닝된 마스크층은 원형의 비아 개구로 패터닝된 포토레지스트 아래의 실리콘 함유 반사방지층 (SiARC) 을 포함하고, 상기 하드 마스크층은 상부 실리콘 함유 하드 마스크층과 하부 실리콘 함유 하드 마스크층 사이의 금속 하드 마스크층을 포함하고, 상기 방법은 상기 평탄화층으로 상기 비아 개구를 전사하는 단계 전에 상기 SiARC 로 상기 비아 개구를 전사하는 단계 및 상기 유전체층으로 상기 타원형의 비아 개구를 전사하는 단계 전에 상기 하부의 실리콘 함유 하드 마스크층으로 상기 타원형의 비아 개구를 전사하는 단계를 포함하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  9. 제 7 항에 있어서,
    상기 패터닝된 하드 마스크층은 하부 하드 마스크층 (HM1층), 상기 HM1층 위의 금속 하드 마스크층 (MHM층), 상기 MHM층 위의 상부 하드 마스크층 (HM2) 을 포함하고, 상기 MHM층과 상기 HM2층은 상기 패터닝된 트렌치 개구를 포함하고, 상기 방법은 상기 HM1층으로 상기 타원형의 비아 개구를 전사하는 단계를 포함하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  10. 제 9 항에 있어서,
    상기 패터닝된 하드 마스크층으로 상기 평탄화층에서의 비아 개구의 상기 패턴을 전사하는 단계는 상기 MHM층의 상면의 일부를 노출하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  11. 제 9 항에 있어서,
    상기 MHM층은 TiN, SiN, WN, WSiN, TiSiN, TaN, TaSiN, TiTaN, TaRuN 및 그 조합으로 구성된 그룹으로부터 선택되는 물질로 형성되고, 상기 HM1층과 상기 HM2층은 실리콘 카바이드, 실리콘 나이트라이드, 실리콘 옥사이드, SiON, TEOS 및 그 조합으로 구성된 그룹으로부터 선택되는 물질로 형성된, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  12. 제 7 항에 있어서,
    상기 다중-층 필름 스택은 상기 유전체층 아래에 에칭 정지층 및 상기 에칭 정지층 아래의 배리어층을 포함하고, 상기 방법은 상기 평탄화층을 스트립하는 단계 전에 상기 에칭 정지층으로 상기 타원형의 비아 개구를 전사하는 단계, 상기 유전체층으로 상기 트렌치 개구를 전사하는 단계 동안 상기 에칭 정지층을 통해 상기 타원형의 비아 개구를 연장하는 단계, 및 그 후 상기 배리어층으로 상기 타원형의 비아 개구를 전사하는 단계를 포함하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  13. 제 7 항에 있어서,
    상기 패터닝된 마스크층에서의 비아 개구의 상기 패턴은 상기 척이 약 30 내지 50℃의 온도로 유지되는 동안, 상기 아래의 평탄화층으로 전사되고, 상기 타원형의 비아 개구는 상기 척이 약 20℃ 미만의 온도로 유지되는 동안 상기 유전체층으로 전사되고, 상기 트렌치 개구는 상기 척이 약 55℃ 초과의 온도로 유지되는 동안 상기 유전체층으로 전사되는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  14. 제 8 항에 있어서,
    상기 타원형의 비아 개구는 상기 척이 약 20℃ 미만으로 유지되는 동안 상기 하부 실리콘 함유 하드 마스크층으로 전사되는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  15. 제 7 항에 있어서,
    상기 트렌치 개구는 80nm 이하의 피치 (pitch) 를 갖고, 상기 타원형의 비아 개구는 CD1보다 적어도 약 1.5 배 더 큰 CD2를 갖는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  16. 제 7 항에 있어서,
    상기 패터닝된 하드 마스크층은 TiN층을 포함하고, 상기 척이 약 50 내지 70℃의 온도로 유지되는 동안 상기 아래의 유전체층으로 상기 하드 마스크층에서 트렌치 개구의 상기 패턴의 에칭 중에 상기 TiN층의 일부는 플라즈마에 노출되는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  17. 제 7 항에 있어서,
    상기 플라즈마 에칭 리액터는 상부 샤워헤드 전극 및 하단 전극을 포함하는 듀얼-주파수 중간-밀도 용량 커플링된 플라즈마 리액터를 포함하고, RF 에너지는 2개의 상이한 주파수로 상기 하단 전극에, 또는 상이한 제1 주파수와 제2 주파수로 상기 샤워헤드 전극과 하단 전극에 공급되는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  18. 제 17 항에 있어서,
    RF 에너지는 2개의 상이한 주파수로 상기 하단 전극에 또는 상이한 제1 주파수 및 제2 주파수로 상기 샤워헤드 전극 및 상기 하단 전극에 공급되고, RF 에너지의 상기 주파수들은 2MHz, 13.56MHz, 27MHz, 60MHz, 및 90MHz로 구성된 그룹으로부터 선택되는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  19. 제 7 항에 있어서,
    상기 타원형의 비아 개구의 하단은 약 CD2의 길이와 약 CD1의 폭을 갖는 접촉 영역으로 도전 라인과 접촉하는, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
  20. 제 7 항에 있어서,
    상기 트렌치 개구는 상기 타원형의 비아 개구 중 적어도 2개와 수직 정렬된, 다중-층 필름 스택에서의 자기-정렬된 비아와 트렌치를 에칭하는 방법.
KR1020140008592A 2013-01-23 2014-01-23 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법 KR20140095031A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/748,249 US8668835B1 (en) 2013-01-23 2013-01-23 Method of etching self-aligned vias and trenches in a multi-layer film stack
US13/748,249 2013-01-23

Publications (1)

Publication Number Publication Date
KR20140095031A true KR20140095031A (ko) 2014-07-31

Family

ID=50192718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140008592A KR20140095031A (ko) 2013-01-23 2014-01-23 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법

Country Status (3)

Country Link
US (1) US8668835B1 (ko)
KR (1) KR20140095031A (ko)
TW (1) TW201448024A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113200A (ko) * 2016-02-02 2018-10-15 도쿄엘렉트론가부시키가이샤 선택적 증착을 이용한 금속 및 비아의 자기 정렬

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140342553A1 (en) * 2013-05-14 2014-11-20 United Microelectronics Corp. Method for Forming Semiconductor Structure Having Opening
US9105700B2 (en) 2013-12-12 2015-08-11 Lam Research Corporation Method for forming self-aligned contacts/vias with high corner selectivity
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
WO2016059045A1 (en) * 2014-10-14 2016-04-21 Evatec Ag Film stress uniformity control by rf coupling and wafer mount with adapted rf coupling
US9412609B1 (en) * 2015-05-29 2016-08-09 Lam Research Corporation Highly selective oxygen free silicon nitride etch
US10211151B2 (en) * 2016-06-30 2019-02-19 International Business Machines Corporation Enhanced self-alignment of vias for asemiconductor device
CN109690757B (zh) 2016-10-04 2023-02-28 维耶尔公司 施体衬底中的微装置布置
US10020254B1 (en) 2017-10-09 2018-07-10 International Business Machines Corporation Integration of super via structure in BEOL
US10264663B1 (en) 2017-10-18 2019-04-16 Lam Research Corporation Matchless plasma source for semiconductor wafer fabrication
TWI833547B (zh) * 2023-01-11 2024-02-21 南亞科技股份有限公司 半導體元件的製造方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037547A (en) 1997-12-03 2000-03-14 Advanced Micro Devices, Inc. Via configuration with decreased pitch and/or increased routing space
US6124201A (en) 1998-06-12 2000-09-26 Advanced Micro Devices, Inc. Method for manufacturing semiconductors with self-aligning vias
JP2001156170A (ja) 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP4850332B2 (ja) 2000-10-18 2012-01-11 東京エレクトロン株式会社 デュアルダマシン構造のエッチング方法
US6741446B2 (en) 2001-03-30 2004-05-25 Lam Research Corporation Vacuum plasma processor and method of operating same
KR100386622B1 (ko) 2001-06-27 2003-06-09 주식회사 하이닉스반도체 듀얼 다마신 배선 형성방법
TW567554B (en) 2001-08-08 2003-12-21 Lam Res Corp All dual damascene oxide etch process steps in one confined plasma chamber
US20030119305A1 (en) 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US6921724B2 (en) 2002-04-02 2005-07-26 Lam Research Corporation Variable temperature processes for tunable electrostatic chuck
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
DE10228344B4 (de) 2002-06-25 2007-02-08 Infineon Technologies Ag Verfahren zur Herstellung von Mikrostrukturen sowie Anordnung von Mikrostrukturen
JP4104426B2 (ja) 2002-10-30 2008-06-18 富士通株式会社 半導体装置の製造方法
US7132369B2 (en) 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
US7253115B2 (en) 2003-02-06 2007-08-07 Applied Materials, Inc. Dual damascene etch processes
US7115517B2 (en) 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7141505B2 (en) 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7361607B2 (en) 2003-06-27 2008-04-22 Lam Research Corporation Method for multi-layer resist plasma etch
US7309448B2 (en) 2003-08-08 2007-12-18 Applied Materials, Inc. Selective etch process of a sacrificial light absorbing material (SLAM) over a dielectric material
US7091612B2 (en) 2003-10-14 2006-08-15 Infineon Technologies Ag Dual damascene structure and method
US7078350B2 (en) 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US8222155B2 (en) 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
JP4516450B2 (ja) 2005-03-02 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JPWO2006100946A1 (ja) 2005-03-24 2008-09-04 パイオニア株式会社 画像信号再符号化装置及び画像信号再符号化方法
US7432194B2 (en) 2005-06-10 2008-10-07 United Microelectronics Corp. Etching method and method for forming contact opening
US7319067B2 (en) 2005-11-07 2008-01-15 United Microelectronics Corp. Method of simultaneously controlling ADI-AEI CD differences of openings having different sizes and etching process utilizing the same method
US7378343B2 (en) 2005-11-17 2008-05-27 United Microelectronics Corp. Dual damascence process utilizing teos-based silicon oxide cap layer having reduced carbon content
US7358182B2 (en) 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
US20070218681A1 (en) 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
US20070224827A1 (en) 2006-03-22 2007-09-27 Ying Xiao Methods for etching a bottom anti-reflective coating layer in dual damascene application
US20070232048A1 (en) 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having a SiCOH low k layer
US7618889B2 (en) 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
JP5192209B2 (ja) 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP5211503B2 (ja) 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US8084357B2 (en) 2007-04-11 2011-12-27 United Microelectronics Corp. Method for manufacturing a dual damascene opening comprising a trench opening and a via opening
US7741224B2 (en) 2007-07-11 2010-06-22 Texas Instruments Incorporated Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
US7935640B2 (en) 2007-08-10 2011-05-03 Tokyo Electron Limited Method for forming a damascene structure
US8158524B2 (en) 2007-09-27 2012-04-17 Lam Research Corporation Line width roughness control with arc layer open
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
US8143138B2 (en) 2008-09-29 2012-03-27 Applied Materials, Inc. Method for fabricating interconnect structures for semiconductor devices
US8252192B2 (en) 2009-03-26 2012-08-28 Tokyo Electron Limited Method of pattern etching a dielectric film while removing a mask layer
US8263492B2 (en) 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110253670A1 (en) 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8105942B2 (en) 2010-04-20 2012-01-31 Globalfoundries Inc. CMP-first damascene process scheme
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US20120064713A1 (en) 2010-09-10 2012-03-15 Tokyo Electron Limited Ultra-low-k dual damascene structure and method of fabricating
US8114769B1 (en) 2010-12-31 2012-02-14 Globalfoundries Singapore Pte, Lte. Methods and structures to enable self-aligned via etch for Cu damascene structure using trench first metal hard mask (TFMHM) scheme
US8173451B1 (en) 2011-02-16 2012-05-08 Tokyo Electron Limited Etch stage measurement system
JP2012174989A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
JP2012209287A (ja) 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8513114B2 (en) 2011-04-29 2013-08-20 Renesas Electronics Corporation Method for forming a dual damascene interconnect structure
KR20130070347A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체장치 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113200A (ko) * 2016-02-02 2018-10-15 도쿄엘렉트론가부시키가이샤 선택적 증착을 이용한 금속 및 비아의 자기 정렬

Also Published As

Publication number Publication date
TW201448024A (zh) 2014-12-16
US8668835B1 (en) 2014-03-11

Similar Documents

Publication Publication Date Title
KR102185347B1 (ko) 보이드-프리 금속화를 가능하게 하도록 인-시츄 금속 하드 마스크 형상 제어를 위한 펄싱 유전체 에칭 프로세스
US8668835B1 (en) Method of etching self-aligned vias and trenches in a multi-layer film stack
JP6334631B2 (ja) 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法
TWI796358B (zh) 選擇性蝕刻的自對準通孔製程
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
TWI654683B (zh) 蝕刻雙鑲嵌結構中的介電阻隔層之方法
JP5134363B2 (ja) プラズマ加工システムによる基板エッチング法
US6670278B2 (en) Method of plasma etching of silicon carbide
TWI458014B (zh) 用以控制多層遮罩之圖案臨界尺寸與完整性的蝕刻製程
JP4850332B2 (ja) デュアルダマシン構造のエッチング方法
TWI495010B (zh) 用於互連圖案化之硬遮罩移除時之側壁及倒角保護
US7125806B2 (en) Etching method
US20150140827A1 (en) Methods for barrier layer removal
US20070026665A1 (en) Method of fabricating a dual damascene interconnect structure
TW200305948A (en) System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
WO2000003432A1 (en) Plasma etch process of a dielectric multilayer structure particularly useful for dual damascene
JP2002270586A (ja) 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
KR100917291B1 (ko) 듀얼 다마신 분야에서 바닥부 무반사 코팅층의 2단계 에칭
JP4729884B2 (ja) プラズマエッチング方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid