JP6334631B2 - 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法 - Google Patents

金属インターコネクトのために絶縁積層体を選択的にエッチングする方法 Download PDF

Info

Publication number
JP6334631B2
JP6334631B2 JP2016176581A JP2016176581A JP6334631B2 JP 6334631 B2 JP6334631 B2 JP 6334631B2 JP 2016176581 A JP2016176581 A JP 2016176581A JP 2016176581 A JP2016176581 A JP 2016176581A JP 6334631 B2 JP6334631 B2 JP 6334631B2
Authority
JP
Japan
Prior art keywords
substrate
temperature
layer
etching process
sicoh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016176581A
Other languages
English (en)
Other versions
JP2017005268A (ja
Inventor
ジン，ケルヴィン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2017005268A publication Critical patent/JP2017005268A/ja
Application granted granted Critical
Publication of JP6334631B2 publication Critical patent/JP6334631B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、絶縁積層体内でのパターン形成のための選択エッチング方法に関し、より詳細には、後続のメタライゼーションのための低誘電率(low−k)絶縁積層体内でのトレンチ−ビア構造形成のための選択エッチング方法に関する。
半導体デバイスの当業者に知られているように、インターコネクトの遅延は、駆動中の集積回路(IC)の速度及び性能を改善する上での主要な制限因子である。インターコネクトの遅延を抑制する一の方法は、IC製造のためのバックエンド(BEOL)作業中に、金属インターコネクト中に低誘電率(low−k)材料及び超low−k材料を用いることによって、インターコネクトのキャパシタンスを減少させることである。そのようなlow−k材料は現在、オルガノシリコンガラス又はSiCOH含有材料を含む。
よって近年、low−k材料は、相対的に高誘電率の絶縁材料−たとえば二酸化シリコン−に取って代わるものとして開発されてきた。特にlow−k材料は、半導体デバイスの金属層間の層間誘電層及び層内誘電層に利用されている。それに加えて、絶縁材料の誘電率をさらに減少させるため、孔を有する材料膜−つまり有孔性low−k誘電材料−が生成される。そのようなlow−k材料は、フォトレジストの塗布と同様のスピンオン誘電体(SOD)法又は化学気相成長(CVD)法によって堆積されて良い。従ってlow−k材料の使用は、既存の半導体製造プロセスにとって容易に受け入れられ得る。
半導体基板上に新たなインターコネクト層を準備するとき、一般的には、先に形成されたインターコネクト層を覆うようにキャップ層が形成される。それに続いてlow−k絶縁層が形成され、そのlow−k絶縁層を覆うように1層以上の層−たとえばハードマスク−が形成される。絶縁積層体を形成する際、リソグラフィ及びエッチング処理が、後続のメタライゼーションプロセスの準備のために絶縁層をパターニングするのに利用される。たとえば一のインターコネクト層と隣接するインターコネクト層との間で電気的に連続となるように金属ラインとコンタクトプラグを準備するとき、絶縁層の積層体は、様々な集積法に従って、トレンチービア構造を備えるようにパターニングされて良い。
しかし金属インターコネクトのために絶縁層の積層体にlow−k材料を実際に実装するには、多くの課題が存在する。一の課題には、トレンチ及びビア構造用の特定の限界寸法(CD)を実現しながら下地のインターコネクト層へ損傷を及ぼすことなく絶縁層の積層体を選択的にパターニングすることが含まれる。Low−k絶縁層のパターニング中、エッチングプロセスが、あまりに早く下地のキャップ層に影響しないことが重要である。
米国特許第6891124号明細書 米国特許出願公開第2008/0083723号明細書 米国特許出願公開第2010/0078424号明細書 米国特許出願公開第2008/0083724号明細書 米国特許出願公開第2008/0073335号明細書 米国特許第7297894号明細書 米国特許第7557328号明細書 米国特許出願公開第2009/0266809号明細書
本発明は、絶縁積層体内でのパターン形成のための選択エッチング方法に関し、より詳細には、後続のメタライゼーションのための低誘電率(low−k)絶縁積層体内でのトレンチ−ビア構造形成のための選択エッチング方法に関する。
一の実施例によると、絶縁層をパターニングする方法が記載されている。当該方法は基板上に膜積層体を準備する工程を有する。前記膜積層体は、キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する。当該方法はさらに、プラズマエッチングシステム内で一連のエッチング処理を実行することによって、前記膜積層体を貫通してパターンを転写する工程を有する。前記一連のエッチング処理は、前記SiCOH含有層と前記キャップ層との間でのエッチング選択性を実現する基板温度制御法に従って、前記プラズマエッチングシステム内の温度制御された基板ホルダを利用する。前記基板温度制御法は、前記パターンを前記ハードマスクへ転写し、任意で前記パターンを前記SiCOH含有層へ部分的に転写する第1エッチングプロセスにおける第1基板温度を制御する工程、前記SiCOH含有層を貫通して前記パターンを転写する第2エッチングプロセスにおける前記第1基板温度よりも低温である第2基板温度を制御する工程、及び、前記キャップ層を貫通して前記パターンを転写する第3エッチングプロセスにおける前記第2基板温度よりも低温である第3基板温度を制御する工程を有する。
他の実施例によると、基板上にトレンチ−ビア構造を準備する方法が記載されている。当該方法は、キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する膜積層体を基板上に準備する工程、前記ハードマスク内にトレンチパターンを生成する工程、前記トレンチパターンと位置合わせされたビアパターンを備えるビアパターニング層を、前記ハードマスクを覆うように準備する工程、前記プラズマエッチングシステム内で第1エッチングプロセスを用いることによって、前記ビアパターニング層中のビアパターンを前記SiCOH含有層へ少なくとも部分的に転写する工程、前記ビアパターンを除去する工程、前記プラズマエッチングシステム内で第2エッチングプロセスを用いることによって、前記キャップ層に影響させないようにしながら、前記ハードマスク層中のトレンチパターンを前記SiCOH含有層へ転写する工程、前記プラズマエッチングシステム内で第3エッチングプロセスを用いることによって、前記SiCOH含有層中のビアパターンを前記キャップ層へ転写する工程、並びに、前記トレンチパターンの転写中、前記SiCOH含有層と前記キャップ層との間でのエッチング選択性を実現する基板温度制御法に従って前記プラズマエッチングシステム内で温度制御された基板ホルダを利用する工程、を有する。前記基板温度制御法は、前記ビアパターンを前記SiCOH含有層へ転写する前記第1エッチングプロセスにおける第1基板温度を制御する工程、前記トレンチパターンを前記SiCOH含有層へ転写する第2エッチングプロセスにおける前記第1基板温度よりも高温である第2基板温度を制御する工程、及び、前記ビアパターンを前記キャップ層へ転写する第3エッチングプロセスにおける前記第2基板温度よりも高温である第3基板温度を制御する工程を有する。
さらに他の実施例によると、基板上にトレンチ−ビア構造を準備する方法が記載されている。当該方法は、キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する膜積層体を基板上に準備する工程、前記ハードマスク内にビアパターンを生成する工程、前記プラズマエッチングシステム内で第1エッチングプロセスを用いることによって、前記ハードマスク中のビアパターンを前記SiCOH含有層へ少なくとも部分的に転写する工程、前記ビアパターンと位置合わせされたトレンチパターンを備えるトレンチパターニング層を、前記ハードマスクを覆うように準備する工程、前記トレンチパターンを前記ハードマスクへ転写する工程、前記トレンチパターンを除去する工程、前記プラズマエッチングシステム内で第2エッチングプロセスを用いることによって、前記キャップ層に影響させないようにしながら、前記ハードマスク層中のトレンチパターンを前記SiCOH含有層へ転写する工程、前記プラズマエッチングシステム内で第3エッチングプロセスを用いることによって、前記SiCOH含有層中のビアパターンを前記キャップ層へ転写する工程、並びに、前記トレンチパターンの転写中、前記SiCOH含有層と前記キャップ層との間でのエッチング選択性を実現する基板温度制御法に従って前記プラズマエッチングシステム内で温度制御された基板ホルダを利用する工程、を有する。前記基板温度制御法は、前記ビアパターンを前記SiCOH含有層へ転写する前記第1エッチングプロセスにおける第1基板温度を制御する工程、前記トレンチパターンを前記SiCOH含有層へ転写する第2エッチングプロセスにおける前記第1基板温度よりも高温である第2基板温度を制御する工程、及び、前記ビアパターンを前記キャップ層へ転写する第3エッチングプロセスにおける前記第2基板温度よりも高温である第3基板温度を制御する工程を有する。
本発明の実施例による絶縁層を準備する処理を概略的に表している。 本発明の実施例による絶縁層を準備する処理を概略的に表している。 本発明の実施例による絶縁層を準備する処理を概略的に表している。 本発明の実施例による絶縁層を準備する処理を概略的に表している。 本発明の実施例による絶縁層を準備する処理を概略的に表している。 本発明の他の実施例による絶縁層のパターニング方法を表すフローチャートである。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の他の実施例による基板上にトレンチ−ビア構造を準備する処理を概略的に表している。 本発明の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明の他の実施例によるプラズマエッチングシステムの概略図を表している。 本発明のさらに他の実施例によるプラズマエッチングシステムで利用される基板ホルダの概略図を表している。
本明細書において用いられる「基板」は概して、本発明により処理される対象物を指称する。基板は、デバイス−具体的には半導体又は他のエレクトロニクスデバイス−の任意の材料部分又は構造を有してよく、かつ、たとえば基礎となる基板構造−たとえば半導体ウエハ−又は基礎となる基板構造上の層−たとえば薄膜−であってよい。よって基板は、任意の特別な基礎となる構造、下地層若しくは上を覆う層、パターニングの有無に限定されず、任意のそのような層又は基礎となる構造、及び、それらの組み合わせを含むと解される。以降の記載は、特定の型の基板を参照しているが、これは単なる例示であって限定ではない。
材料処理法においては、パターンエッチングは、放射線感受性を有する材料−たとえばフォトレジスト−の薄膜を基板の上側表面に塗布する工程、及び、それに続いてリソグラフィ法を用いて前記材料の薄膜をパターニングする工程を有して良い。パターンエッチング中、乾式プラズマエッチングプロセスが利用されて良い。前記乾式プラズマエッチングプロセスでは、電子を加熱して、その後プロセスガスの原子及び/又は分子構成物の電離並びに分解を引き起こすために電磁(EM)エネルギー−たとえば高周波(RF)出力−をプロセスガスと結合することによって、プラズマが前記プロセスガスから生成される。一連の乾式エッチングプロセスを用いることによって、放射線感受性を有する材料内に生成されるパターンは、膜積層体内部の下地の層へ転写される。前記膜積層体は、最終製品−たとえばエレクトロニクスデバイス−にとって望ましい1層以上の材料層を含む。しかし上述したように、一連の乾式エッチングプロセスは、IC中で適切な寸法かつ耐久性を有する電気的構造を実現するため、厳密な仕様に従って実行されなければならない。
本発明の実施例によると、基板上に構造をパターニングする方法が、図1A〜図1Dに概略的に表され、かつ、図2のフローチャートで表されている。たとえば構造は、トレンチ、ビア、又はコンタクトを含んでよい。当該方法は、基板110上に複数の層（つまり層120〜150）を有する膜積層体を形成する工程210で開始される。膜積層体100は、キャップ層120、該キャップ層120を覆う絶縁層130、及び、該絶縁層130を覆うハードマスク140を有する。それに加えて、膜積層体100は、ハードマスク140上に形成されたリソグラフィマスク150を有する。パターン160−たとえばトレンチパターン、ビアパターン、又はコンタクトパターン−は、リソグラフィ法を用いて生成される。図示されていないが、膜積層体100は追加の層を含んでもよい。
絶縁層130は、（複数の）材料層を含む誘電層を有する。たとえば絶縁層130は、オルガノシリコンガラス−たとえばSi−O−C−H型材料−、又は、シリコン(Si)、炭素(C)、及び水素(H)を有するSiCOH含有層を含んで良い。しかも絶縁層130は、Si、C、及びHを有する（超）low−k層を有する。絶縁層130の公称誘電率の値は、約4（たとえば熱シリコン酸化物の誘電率は3.8〜3.9である）であるSiO2の誘電率未満である。より具体的には、絶縁層130は、3.7未満の誘電率又は1.6〜3.7の誘電率を有して良い。絶縁層130は非有孔性であっても良いし、有孔性であっても良い。
絶縁層130は、気相成長プロセスを用いて生成されて良い。気相成長プロセスとはたとえば、化学気相成長(CVD)法、プラズマ支援CVD(PECVD)法、原子層堆積(ALD)法、プラズマ支援ALD(PEALD)法、物理気相成長(PVD)法、イオン化PVD(iPVD)、スピンオン法−たとえば東京エレクトロン(TEL)から市販されているCLEAN TRACK ACT 8 SOD（スピンオン誘電体）、CLEAN TRACK ACT 12 SOD、及びLithiusコーティングシステムで供されるような方法−である。CLEAN TRACK ACT 8(200mm)、CLEAN TRACK ACT 12(300mm)、及びLithius(200mm)コーティングシステムは、SOD材料のコーティング、ベーキング、及び硬化を行う。トラックシステムは、100mm、200mm、300mm、及びそれ以上のサイズの基板を処理するように構成されて良い。基板上に薄膜を生成する他のシステム及び方法は当業者にとっては周知である。
キャップ層120は単一の層を有して良いし、又は複数の層を有しても良い。たとえばキャップ層120は、窒素がドーピングされたシリコンカーバイド又はSi−N−C−Hを有して良い。さらにたとえば、キャップ層120は、シリコン窒化物(SiNy)、シリコンカーバイド(SiCy)、シリコン炭窒化物(SiCxNy)、SiCxNyHz、又はこれらの２種以上の組み合わせを有して良い。キャップ層120は市販されている材料−たとえばNBLOk−を有して良い。キャップ層120は、気相成長法−たとえば化学気相成長(CVD)法又はプラズマCVD(PECVD)法−を用いて生成されて良い。
任意で図1Eに図示されているように、膜積層体100は、絶縁層130とキャップ層120との間に設けられた平坦化層をさらに有して良い。平坦化層125はとりわけ、絶縁層130とキャップ層120との間での接合を改善する役割を果たしうる。たとえば平坦化層125は、Siと、O、C、及びNからなる群から選ばれる1つ以上の元素を含む層を有して良い。平坦化層125は、気相成長法−たとえば化学気相成長(CVD)法又はプラズマCVD(PECVD)法−を用いて生成されて良い。CVD法は、上部から底部までの平坦化層の組成を段階付けるすなわち変化させるように調節されて良い。
ハードマスク140は単一の層を有して良いし、又は複数の層を有しても良い。たとえばハードマスク140は、Siを含む少なくとも1層の層、SiとOを含む少なくとも1層の層、又は金属を含む少なくとも1層の層を有して良い。さらにたとえばハードマスク140は、金属含有層を有して良い。金属含有層とはたとえば、チタン(Ti)、窒化チタン(TiNy)、タンタル(Ta)、窒化タンタル(TaNy)、アルミニウム(Al)、アルミニウム−銅合金(Al−Cu)、又は誘電材料−たとえばシリコンカーバイド(SiCy)、シリコン窒化物(SiNy)、シリコン炭窒化物(SiCxNy)、又はアモルファスカーボン(a−C)−である。ハードマスク140は、気相成長法−たとえば化学気相成長(CVD)法又はプラズマCVD(PECVD)法−を用いて生成されて良い。
リソグラフィマスク150は1層以上の層を有して良い。たとえばリソグラフィマスク150は、反射防止コーティング(ARC)層を覆うように設けられた放射線感受性を有する材料層−たとえば感光性材料又はフォトレジスト−を有して良い。それに加えてたとえば、リソグラフィマスク150は、ARCと任意の有機平坦化層(OPL)を覆うように設けられた放射線感受性を有する材料層を有しても良い。あるいはその代わりに、リソグラフィマスク150は、内部にARC−たとえば底部ARC(BARC)層、犠牲DUO（商標）層、又はTERA（調節可能なエッチング耐性を有するARC）層−が埋め込まれた二層マスク又は多層マスクを有して良い。
放射線感受性を有する材料層はフォトレジストを有して良い。たとえば放射線感受性を有する材料層は、248nmレジスト、193nmレジスト、157nmレジスト、EUVレジスト、又は電子感受性を有するレジストを有して良い。フォトレジスト層はスピンオン法を用いて生成されて良い。
ARC層は、反射防止層として利用されるのに適した材料特性を有する。それに加えてARC層は、上を覆うフォトレジスト層とリソグラフィ波長−つまりArF、KrF等−と相性の良いものが選ばれる。ARC層は、気相成長法又はスピンオン法を用いて生成されて良い。
任意のOPLは、感光性有機ポリマー又はエッチング型有機化合物を有して良い。たとえば、感光性有機ポリマーは、ポリアクリラート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンサルファイド樹脂、又はベンゾシクロブテン(BCB)であってよい。これらの材料はスピンオン法を用いて生成されて良い。
リソグラフィマスク150として機能する1層以上の層は、トラックシステムを用いて生成されて良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているCLEAN TRACK ACT 8、CLEAN TRACK ACT 12、及びLithiusコーティング及び現像システムを有して良い。基板上にフォトレジストを生成する他のシステム及び方法は当業者には周知である。フォトレジスト層のコーティングは、コーティングプロセス前の洗浄プロセス、コーティングプロセス後の塗布後ベーキング(PAB)−これらに限定されないが−を含む当業者に既知の工程を含んでよい。
図1Aに図示されているように、パターン160が、リソグラフィ法を用いることによってリソグラフィマスク150内に生成される。たとえばリソグラフィマスク150は、像パターンによって結像され、その後現像されて良い。EM放射線への曝露は、乾式又は湿式フォトリソグラフィシステム内で行われる。像パターンは、任意の適切な従来型のステッピングリソグラフィシステム又は走査リソグラフィシステムを用いて生成されて良い。たとえばフォトリソグラフィシステムは、ASML又はキャノンから市販されているものであってよい。リソグラフィマスク150が追加の層−たとえばARC層−を有する場合、パターン160は、当業者に知られた乾式及び/又は湿式現像法を用いて、これらの層へ転写されて良い。
その後220では、図1B〜図1D及び図2に図示されているように、リソグラフィマスク150内に生成されたパターン160は、プラズマエッチングシステム内で一連のエッチングプロセスを用いることによって、膜積層体100を貫通して転写される。一連のエッチングプロセスは、絶縁層130−たとえばSiCOH含有層−と下地のキャップ層120との間でのエッチング選択性を実現する基板温度制御法に従って、プラズマエッチングシステム内で温度制御された基板ホルダを利用する。
図1Bに図示されているように、パターン160は、第1エッチングプロセスを用いることによって、ハードマスク140を貫通して転写される。任意でパターン160は、第1エッチングプロセス中に、絶縁層130へ部分的に転写されて良い。第1エッチングプロセスは、乾式又は湿式エッチングプロセスを有して良い。エッチングプロセスは、乾式プラズマエッチング法又は湿式非プラズマエッチング法を有して良い。乾式プラズマエッチング法を利用するとき、プラズマエッチングガス組成物は、ハロゲン含有化学物質を有して良い。たとえばプラズマエッチングガス組成物は、Cl2、BCl3、Br2、HBr、SF6、NF3、又はこれらの２種以上の組み合わせを有して良い。それに加えてたとえばプラズマエッチングガス組成物は、フルオロカーボンを主成分とする化学物質−たとえばC4F8、C5F8、C3F6、C4F6、CF4等のうちの少なくとも1つ−又はフルオロハイドロカーボンを主成分とする化学物質−たとえばCHF3、CH2F2等のうちの少なくとも1つ−を含んでよい。さらに追加のガスは、不活性ガス−たとえば希ガス、酸素、水素、窒素、CO2、CO、又はこれらの２種以上−を含んでよい。あるいはその代わりに、当業者には明らかであるように、リソグラフィマスク150に対してハードマスク140を選択的にエッチングするエッチングプロセス用化学物質が用いられても良い。
さらに図1Bを参照すると、ハードマスク140へのパターン160の転写後、リソグラフィマスク150が除去されて良い。しかしリソグラフィマスク150は必ずしも除去されなくてもよい。リソグラフィマスク150は、湿式又は乾式剥離/アッシングプロセスを用いて除去されても良い。
図1Cに図示されているように、パターン160は、第2エッチングプロセスを用いることによって、ハードマスク140から絶縁層130を貫通して転写される。第2エッチングプロセスは、乾式又は湿式エッチングプロセスを有して良い。エッチングプロセスは、乾式プラズマエッチングプロセス又は乾式非プラズマエッチングプロセスを有して良い。乾式プラズマエッチングを利用する際、プラズマエッチングガスの組成物は、ハロゲン含有化学物質を含んで良い。たとえばプラズマエッチングガス組成物は、Cl2、BCl3、Br2、HBr、SF6、NF3、又はこれらの２種以上のあらゆる組み合わせを有して良い。それに加えてたとえばプラズマエッチングガス組成物は、フルオロカーボンを主成分とする化学物質−たとえばC4F8、C5F8、C3F6、C4F6、CF4等のうちの少なくとも1つ−又はフルオロハイドロカーボンを主成分とする化学物質−たとえばCHF3、CH2F2等のうちの少なくとも1つ−を含んでよい。さらに追加のガスは、不活性ガス−たとえば希ガス、酸素、水素、窒素、CO2、CO、又はこれらの２種以上−を含んでよい。あるいはその代わりに、当業者には明らかであるように、ハードマスク140及びキャップ層120に対して絶縁層130を選択的にエッチングするエッチングプロセス用化学物質が用いられても良い。
図1Dに図示されているように、パターン160は、第3エッチングプロセスを用いることによって、絶縁層130からキャップ層120を貫通して転写される。第3エッチングプロセスは、乾式又は湿式エッチングプロセスを有して良い。エッチングプロセスは、乾式プラズマエッチングプロセス又は乾式非プラズマエッチングプロセスを有して良い。乾式プラズマエッチングを利用する際、プラズマエッチングガスの組成物は、ハロゲン含有化学物質を含んで良い。たとえばプラズマエッチングガス組成物は、Cl2、BCl3、Br2、HBr、SF6、NF3、又はこれらの２種以上のあらゆる組み合わせを有して良い。それに加えてたとえばプラズマエッチングガス組成物は、フルオロカーボンを主成分とする化学物質−たとえばC4F8、C5F8、C3F6、C4F6、CF4等のうちの少なくとも1つ−又はフルオロハイドロカーボンを主成分とする化学物質−たとえばCHF3、CH2F2等のうちの少なくとも1つ、又はこれらの２種以上の組み合わせ−を含んでよい。さらに追加のガスは、不活性ガス−たとえば希ガス、酸素、水素、窒素、CO2、CO、又はこれらの２種以上−を含んでよい。あるいはその代わりに、ドライプラズマエッチングの技術分野における当業者には明らかであるように、ハードマスク140及び絶縁層130を含む他の層に対してキャップ層120を選択的にエッチングする、あらゆるエッチングプロセス用化学物質が用いられても良い。
本願発明者は、ハードマスク140、絶縁層130、及びキャップ層120が、上述した一連のエッチングプロセスを用いることによってエッチングされうることを発見した。これらのエッチングプロセスによって、限界寸法(CD)の制御を含む受容可能なプロファイル制御が、比較的低温−たとえば約20℃以下の基板温度−で実現されうる。しかしこれらの比較的低い温度では、一連のエッチングプロセスは、それぞれに対する選択性が不十分な状態でエッチングすることになる。たとえば比較的低い基板温度でエッチングプロセスを利用することによって、パターン160はキャップ層120にまで入り込む。これは望ましくないと考えられる。
従って一連のエッチングプロセスは、上述の基板温度制御法に従って実行される。基板温度制御法は、(i)パターン160を、ハードマスク140を貫通するように転写し、任意で絶縁層130へ部分的に転写する第1エッチングプロセスにおける第1基板温度を制御する工程、(ii)パターン160を、絶縁層130を貫通するように転写する第2エッチングプロセスにおいて前記第1基板温度よりも高温となるように第2基板温度を制御する工程、及び、(iii)パターン160を、キャップ層120を貫通するように転写する第3エッチングプロセスにおいて前記第2基板温度よりも低温となるように第3基板温度を制御する工程を有する。本願発明者は、基板温度制御法が、絶縁層130−たとえばSiCOH含有層−と下地のキャップ層120との間でのエッチング選択性を実現することを発見した。
一例として、基板温度制御法は、(a)第1エッチングプロセスにおいて第1基板温度を約50℃未満の温度に制御する工程、(b)第2エッチングプロセスにおいて第2基板温度を約50℃よりも高い温度に制御する工程、及び、(c)第3エッチングプロセスにおいて第3基板温度を約50℃よりも低い温度に制御する工程を有する。
他の例として、基板温度制御法は、(a)第1エッチングプロセスにおいて第1基板温度を約30℃未満の温度に制御する工程、(b)第2エッチングプロセスにおいて第2基板温度を約50℃よりも高い温度に制御する工程、及び、(c)第3エッチングプロセスにおいて第3基板温度を約30℃よりも低い温度に制御する工程を有する。
他の例として、基板温度制御法は、(a)第1エッチングプロセスにおいて第1基板温度を約20℃未満の温度に制御する工程、(b)第2エッチングプロセスにおいて第2基板温度を約50℃よりも高い温度に制御する工程、及び、(c)第3エッチングプロセスにおいて第3基板温度を約20℃よりも低い温度に制御する工程を有する。
さらに他の例として、基板温度制御法は、(a)第1エッチングプロセスにおいて第1基板温度を約10℃未満の温度に制御する工程、(b)第2エッチングプロセスにおいて第2基板温度を約50℃よりも高い温度に制御する工程、及び、(c)第3エッチングプロセスにおいて第3基板温度を約10℃よりも低い温度に制御する工程を有する。
一の実施例では、図1A〜図1D及び図2で説明した膜積層体100をパターニングする一連のエッチングプロセスは、デュアルダマシン金属インターコネクトを製造するためのトレンチを最初に形成する金属ハードマスク(TFMFM:trench−first−metal−hard−mask)集積法の範囲内で利用されて良い。代替実施例では、図1A〜図1D及び図2で説明した膜積層体100をパターニングする一連のエッチングプロセスは、デュアルダマシン金属インターコネクトを製造するためのビアを最初に形成して最後にトレンチを形成する(VFTL: via−first−trench−last)集積法の範囲内で利用されて良い。
以降で詳述するように、基板温度制御法は、プラズマエッチングシステム内で上述の温度制御された基板ホルダを用いることによって実行される。温度制御された基板ホルダは、温度制御された熱流体を循環させる流体チャネルを内部に有する支持体底部と、該支持体底部の上部と断熱材を介して結合する基板支持体を有する。基板支持体はさらに、該基板支持体内部に埋め込まれた1つ以上の加熱素子と、前記基板の背面と接触することで前記基板を支持する上面と、前記基板支持体の上面に前記基板を保持する静電固定電極を有する。1つ以上の加熱素子は、基板の実質的に中心部に設けられた第1加熱素子と、前記基板の実質的に端部に設けられた第2加熱素子を有して良い。前記第1加熱素子と前記第2加熱素子は同心円状に配置される。
それに加えて温度制御された基板ホルダは、基板支持体の上面に設けられた複数のオリフィス又はチャネルのうちの少なくとも1つを通って前記基板の背面へ伝熱ガスを供給するように構成される背面ガス供給システムを有して良い。背面ガス供給システムのオリフィスは、基板の背面の実質的に中心領域と前記基板の背面の実質的に端部領域との間で、半径方向に背圧を変化させるように、基板支持体の上面の複数の領域内に配置されて良い。たとえば基板の背面への伝熱ガスの供給を制御する複数の領域は、第1及び第2加熱素子が設けられている領域に対応しうる。
プラズマエッチングシステム内で温度制御された基板ホルダを用いることによって、一連のエッチングプロセスを行う基板温度制御法は、(i)実質的な中心領域に対応する第1内側設定温度及び実質的な端部領域に対応する第1外側設定温度を有する第1設定温度に基板支持体を制御し、かつ、前記支持体底部を第1底部温度に制御することによって、第1エッチングプロセス中に第1温度プロファイルに基板を維持する工程、(ii)前記第1エッチングプロセス後であって第2エッチングプロセス前に、基板を第1温度プロファイルから第2温度プロファイルへ修正する工程、(iii)前記第1内側設定温度及び前記第1外側設定温度とは異なる第2内側設定温度及び第2外側設定温度を有する第2設定温度に基板支持体を制御し、かつ、支持体底部を第2底部温度に制御することによって、第2エッチングプロセス中に第2温度プロファイルに基板を維持する工程、(iv)前記第2エッチングプロセス後であって第3エッチングプロセス前に、基板を第2温度プロファイルから第3温度プロファイルへ修正する工程、並びに、v)前記第2内側設定温度及び前記第2外側設定温度とは異なる第3内側設定温度及び第3外側設定温度を有する第3設定温度に基板支持体を制御し、かつ、支持体底部を第3底部温度に制御することによって、第3エッチングプロセス中に第3温度プロファイルに基板を維持する工程、を有して良い。
プロセス圧力は、第1エッチングプロセス、第2エッチングプロセス、及び/又は第3エッチングプロセスの間で変化して良い。あるいはプロセス圧力は、2つ以上のプロセスの間で一定に保たれても良い。それに加えて、プラズマを生成する出力は、第1エッチングプロセス、第2エッチングプロセス、及び/又は第3エッチングプロセスの間で変化して良い。あるいはプラズマを生成する出力は、2つ以上のプロセスの間で一定に保たれても良い。さらに第1エッチングプロセス、第2エッチングプロセス、及び/又は第3エッチングプロセスは、膜積層体内の各層を部分エッチング又は貫通エッチングするのに十分な期間進められて良い。期間は、端点検出を利用してその場で決定されても良いし、又は、各エッチングプロセスを実行する前に決定されても良い。
ここで図3A〜図3Fを参照すると、本発明の実施例による基板上にトレンチ−ビア構造を準備する方法が表されている。トレンチ−ビア構造を準備する方法は、デュアルダマシンインターコネクトを製造するためのTFMHM(trench−first−metal−hard−mask)集積法を有して良い。図3A〜図3Fに図示されているように、トレンチ−ビア構造は膜積層体300を貫通して生成される。その後トレンチ−ビア構造は、1つ以上のコンフォーマルな薄膜と調和する。前記1つ以上のコンフォーマルな薄膜は、金属バリア層、金属接合層、金属シード層、又はこれらを組み合わせた層を有する。ライナが形成された後、トレンチ−ビア構造は、たとえばCuのような金属で充填され、かつ、たとえば化学機械平坦化(CMP)を用いて平坦化されることで、金属インターコネクトが形成され、かつ、基板310内の金属ライン312への電気コンタクトが実現される。
図3Aを参照すると、膜積層体300が基板310上に形成される。膜積層体300は、キャップ層320、該キャップ層320を覆うSiCOH含有層330、及び、該SiCOH含有層330を覆うハードマスク340を有する。上述したように、ハードマスク340は、複数の層−たとえば金属ハードマスク層342とシリコン含有層344−を有しても良い。
リソグラフィ法を用いることによって、内部にトレンチパターン360が生成される第1マスク350（又はトレンチパターニング層）が準備される。図3Bに図示されているように、第1マスク層350内のトレンチパターン360は、エッチングプロセスによって金属ハードマスク層342へ転写され、かつ、第1マスク350は除去される。
図3Cを参照すると、内部にビアパターン365が形成される第2マスク355（又はビアパターニング層）が準備される。ビアパターン365は、トレンチパターン360に対して位置合わせされている。図3Dに図示されているように、ビアパターン365は、プラズマエッチングシステム内において第1エッチングプロセスを用いることによって、第2マスク355からSiCOH含有層330へ少なくとも部分的に転写される。その後第2マスク355は除去される。
図3Eを参照すると、金属ハードマスク層342内のトレンチパターン360は、プラズマエッチングシステム内において第2エッチングプロセスを用いることによって、キャップ層320へ影響させないようにしながら、シリコン含有層344とSiCOH含有層330へ転写される。
続いて図3Fを参照すると、SiCOH含有層330内のビアパターン365が、プラズマエッチングシステム内において第3エッチングプロセスを用いることによってキャップ層320へ転写される。一連のエッチングプロセス−つまり第1エッチングプロセス、第2エッチングプロセス、及び第3エッチングプロセス−の間、トレンチパターン360の転写中にSiCOH含有層330とキャップ層320との間でのエッチング選択性を実現する基板温度制御法に従って、温度制御された基板ホルダが、プラズマエッチングシステム内で利用される。
基板温度制御法は、ビアパターン365をSiCOH含有層330へ少なくとも部分的に転写する前記第1エッチングプロセスにおける第1基板温度を制御する工程、トレンチパターン360をSiCOH含有層330へ転写する第2エッチングプロセスにおける前記第1基板温度よりも高温である第2基板温度を制御する工程、及び、ビアパターン365をキャップ層320へ転写する第3エッチングプロセスにおける前記第2基板温度よりも高温である第3基板温度を制御する工程を有する。
ここで図4A〜図4Eを参照すると、本発明の実施例による基板上にビア−トレンチ構造を準備する方法が表されている。トレンチ−ビア構造を準備する方法は、デュアルダマシンインターコネクト製造のためのVFTL(via−first−trench−last)集積法を有して良い。図4A〜図4Eに図示されているように、トレンチ−ビア構造は、膜積層体400を貫通して形成される。その後トレンチ−ビア構造は、1つ以上のコンフォーマルな薄膜と調和する。前記1つ以上のコンフォーマルな薄膜は、金属バリア層、金属接合層、金属シード層、又はこれらを組み合わせた層を有する。ライナが形成された後、トレンチ−ビア構造は、たとえばCuのような金属で充填され、かつ、たとえば化学機械平坦化(CMP)を用いて平坦化されることで、金属インターコネクトが形成され、かつ、基板410内の金属ライン412への電気コンタクトが実現される。
図4Aを参照すると、膜積層体400が基板410上に形成される。膜積層体400は、キャップ層420、該キャップ層420を覆うSiCOH含有層430、及び、該SiCOH含有層430を覆うハードマスク440を有する。
リソグラフィ法を用いることによって、内部にビアパターン460が生成される第1マスク450（又はビアパターニング層）が準備される。図4Bに図示されているように、第1マスク層450内のビアパターン460は、エッチングプロセスによってハードマスク層440へ転写され、かつ、第1マスク450は除去される。
さらに図4Bを参照すると、ハードマスク440内のビアパターン460は、プラズマエッチングシステム内において第1エッチングプロセスを用いることによって、SiCOH含有層430へ少なくとも部分的に転写される。
図4Cを参照すると、内部にビアパターン465が形成される第2マスク455（又はトレンチパターニング層）が準備される。トレンチパターン465は、ビアパターン460に対して位置合わせされている。図4Dに図示されているように、トレンチパターン465は、プラズマエッチングシステム内において第1エッチングプロセスを用いることによって、第2マスク455からハードマスク440へ転写される。その後第2マスク455は除去される。
図4Dを参照すると、ハードマスク層440内のトレンチパターン465は、プラズマエッチングシステム内において第2エッチングプロセスを用いることによって、キャップ層420へ影響させないようにしながら、SiCOH含有層430へ転写される。
続いて図4Eを参照すると、SiCOH含有層430内のビアパターン460が、プラズマエッチングシステム内において第3エッチングプロセスを用いることによってキャップ層420へ転写される。一連のエッチングプロセス−つまり第1エッチングプロセス、第2エッチングプロセス、及び第3エッチングプロセス−の間、トレンチパターン465の転写中にSiCOH含有層430とキャップ層420との間でのエッチング選択性を実現する基板温度制御法に従って、温度制御された基板ホルダが、プラズマエッチングシステム内で利用される。
基板温度制御法は、ビアパターン460をSiCOH含有層430へ少なくとも部分的に転写する前記第1エッチングプロセスにおける第1基板温度を制御する工程、トレンチパターン465をSiCOH含有層430へ転写する第2エッチングプロセスにおける前記第1基板温度よりも高温である第2基板温度を制御する工程、及び、ビアパターン460をキャップ層420へ転写する第3エッチングプロセスにおける前記第2基板温度よりも高温である第3基板温度を制御する工程を有する。
上述した1つ以上のエッチングプロセスは、プラズマエッチングシステム−たとえば図12に図示されたようなシステム−内で温度制御された基板ホルダを利用することによって実行されて良い。
本発明の一の実施例によると、上述のプロセス条件を実行するように構成されたプラズマエッチングシステム1aが図5に図示されている。プラズマエッチングシステム1aは、プラズマ処理チャンバ10、被処理基板25が固定される基板ホルダ20、及び真空排気システム50を有する。基板25はたとえは、半導体基板、ウエハ、フラットパネルディスプレイ、又は液晶ディスプレイであって良い。プラズマ処理チャンバ10はたとえば、基板25の表面に隣接する処理領域45内でのプラズマの生成を容易にするように備えられて良い。電離可能気体又は気体混合物が、ガス分配システム40を介して導入される。所与のプロセスガス流について、プロセス圧力が、真空排気システム50を用いて調節される。プラズマは、所定の材料プロセスに特有な材料の生成、及び/又は基板25の曝露された表面からの材料の除去の補助に利用されて良い。プラズマエッチングシステム1aは、200mm基板、300mm基板、又はそれ以上の大きさの基板を処理するように備えられて良い。
基板25は、固定システム−たとえば機械固定システム又は電気固定システム（たとえば静電固定システム）−によって基板ホルダ20の上面に固定されてよい。さらに基板ホルダ20は、基板ホルダ20と基板25の温度を調節及び/若しくは制御するように構成された加熱システム（図示されていない）又は冷却システム（図示されていない）を有して良い。加熱システム又は冷却システムは伝熱流体の再循環流を有して良い。前記伝熱流体の再循環流は、冷却時には、基板ホルダ20から熱を受け取って、熱交換器システム（図示されていない）へ伝え、又は、加熱時には、熱を熱交換器システムから基板ホルダ20へ伝える。他の実施例では、加熱/冷却素子−たとえば抵抗加熱素子又は熱電ヒータ/クーラ−は、基板ホルダ20内のみならず、プラズマ処理チャンバ10のチャンバ壁及びプラズマエッチングシステム1a内の他の構成要素内に含まれて良い。
それに加えて、伝熱ガスが、背面気体システム26によって、基板25の背面へ供給されることで、基板25と基板ホルダ20との間の気体ギャップ熱伝導を改善して良い。係るシステムは、昇温又は降温に基板の温度制御が必要なときに利用されて良い。たとえば背面気体システムは、2領域気体分配システムを有して良い。このシステムでは、ヘリウムガス圧を基板25の中心部分と端部との間で独立して変化させることができる。
図5に示された実施例では、基板ホルダ20は電極を有し、その電極を介してRF出力がプロセス空間15内の処理プラズマと結合して良い。たとえば基板ホルダ20は、RF発生装置30からインピーダンス整合ネットワーク32を介して基板ホルダ20へRF出力を伝送することにより、RF電圧で電気的に印加されて良い。RFバイアスは、プラズマを形成して維持する熱電子を供給することができる。この構成では、システムは、反応性イオンエッチング(RIE)反応装置として動作して良い。この装置では、チャンバ及び上部気体注入電極は接地電極として機能する。RFバイアスの典型的な周波数は、約0.1MHzから約100MHzの範囲であって良い。プラズマ処理用のRFシステムは当業者には周知である。
あるいはその代わりに、RF出力は複数の周波数で基板ホルダの電極に印加される。さらにインピーダンス整合ネットワーク32は、反射出力を減少させることによって、プラズマ処理チャンバ10内のプラズマへのRF出力の移送を改善するように機能する。整合ネットワークの接続状態（たとえばL型、π型、T型等）及び自動制御法は、当業者には周知である。
ガス分配システム40は、複数のプロセスガスの混合物を導入するシャワーヘッド設計を有して良い。あるいはその代わりにガス分配システム40は、複数のプロセスガスの混合物を導入して、基板25の上方での複数のプロセスガスの混合物の分配を調節する多領域シャワーヘッド設計を有しても良い。たとえば多領域シャワーヘッド設計は、基板25の上方で実質的に中心領域へのプロセスガスの流れ又は組成物の量に対して、基板25の上方で実質的に周辺領域へのプロセスガスの流れ又は組成物を調節するように構成されて良い。
真空排気システム50はたとえば、最大で5000l/sec（以上）の排気速度での排気が可能なターボ分子真空ポンプ(TMP)及びチャンバ圧力をしぼるゲートバルブを有して良い。ドライプラズマエッチングに用いられる従来のプラズマ処理装置では、1000〜3000l/secのTMPが一般に用いられている。TMPは、典型的には50mTorr未満の低圧処理にとって有用である。高圧（約100mTorrよりも高い圧力）での処理については、メカニカルブースターポンプ及びドライ粗引きポンプが用いられて良い。さらにチャンバ圧力の監視装置（図示されていない）が、プラズマ処理チャンバ10と結合して良い。
制御装置55は、マイクロプロセッサ、メモリ、及びデジタルI/Oポートを有する。デジタルI/Oポートは、プラズマエッチングシステム1aからの出力を監視するのみならず、プラズマエッチングシステム1aの入力をやり取りし、かつ始動させるのに十分な制御電圧を発生させる能力を有する。しかも制御装置55は、基板/基板加熱/冷却システム（図示されていない）、背面気体供給システム26、及び/又は静電固定システム28だけでなくRF発生装置30、インピーダンス整合ネットワーク32、ガス分配システム40、真空排気システム50と結合して情報のやり取りをすることができる。基板25上でのプラズマプロセスを実行するためのプロセスレシピに従って、メモリ内に記憶されたプログラムは、プラズマエッチングシステム1aの上述の処理用構成部品への入力を起こすのに利用されて良い。
制御装置55は、プラズマエッチングシステム1aの近くに設けられて良いし、又はインターネット若しくはイントラネットを介することで、プラズマエッチングシステム1aから離れた場所に設けられても良い。よって、制御装置55は、直接接続、イントラネット又はインターネットのうちの少なくとも1つを用いることで、堆積システム100とのデータ交換が可能となる。制御装置55は、カスタマーサイト（つまりデバイスメーカーなど）でイントラネットと接続し、ベンダーサイト（つまり装置メーカーなど）でイントラネットと接続して良い。さらに、別なコンピュータ（つまりコントローラ、サーバなど）が、制御装置55とアクセスすることで、直接接続、イントラネット又はインターネットのうちの少なくとも1つを介したデータ交換を行って良い。
図6に示された実施例では、プラズマエッチングシステム1bは、図5の実施例と相似して良い。図5を参照した際に説明したそれらの構成部品に加えて、プラズマエッチングシステム1bは、プラズマ密度の潜在的増大、及び/又はプラズマ処理の均一性の潜在的改善のため、静的な、又は機械的若しくは電磁的に回転する磁場システム60をさらに有して良い。しかも制御装置55は、回転速度及び磁場強度を制御するため、磁場システム60と結合して良い。回転磁場の設計及び実装は当業者には周知である。
図7に示された実施例では、プラズマエッチングシステム1cは、図5又は図6の実施例と相似して良い。プラズマエッチングシステム1cはさらに上部電極70を有して良い。RF発生装置72からのRF出力が、任意のインピーダンス整合ネットワーク74を介して上部電極70と結合しうる。上部電極へ印加されるRF出力の周波数は約0.1MHz〜約200MHzの範囲であって良い。それに加えて、下部電極へ印加される出力の周波数は約0.1MHz〜約100MHzの範囲であって良い。しかも上部電極70へのRF出力の印加を制御するため、制御装置55は、RF発生装置72及びインピーダンス整合ネットワーク74と結合する。上部電極の設計及び実装は当業者には周知である。上部電極70及びガス分配システム40は、図示されているように、同一のチャンバ集合体内で設計されて良い。
図8に示された実施例では、プラズマエッチングシステム1c’は、図7の実施例と相似して良い。プラズマエッチングシステム1c’はさらに、基板25と対向する上部電極70に結合する直流(DC)電源90をさらに有して良い。上部電極70は電極プレートを有して良い。電極プレートはシリコン含有電極プレートを有して良い。しかも電極プレートは、シリコンがドーピングされた電極プレートを有して良い。DC電源90は可変DC電源を有して良い。それに加えてDC電源90はバイポーラDC電源を有して良い。DC電源90はさらに、DC電源90の極性、電流、電圧、若しくはオン/オフ状態の監視、調節、又は制御のうちの少なくとも1つを実行するように構成されたシステムを有して良い。一旦プラズマが生成されると、DC電源90は、弾道電子ビームの生成を容易にする。電気フィルタ（図示されていない）が、DC電源90からのRF出力を分離するのに利用されて良い。
たとえばDC電源90によって上部電極70へ印加されるDC電圧は、約−2000ボルト[V]〜約1000ボルト[V]の範囲であって良い。望ましくは、DC電圧の絶対値は、約500[V]以上の値を有する。それに加えて、DC電圧は負の極性を有することが望ましい。さらにDC電圧は、上部電極70の表面に生成される自己バイアスよりも大きな絶対値を有する負の電圧である。基板ホルダ20に対向する上部電極70の表面はシリコン含有材料を有して良い。
図9に示された実施例では、プラズマエッチングシステム1dは、図5及び図6の実施例と相似して良い。プラズマエッチングシステム1dはさらに誘導コイル80を有して良い。RF発生装置82によるRF出力は、任意のインピーダンス整合ネットワーク84を介して誘導コイル80と結合する。誘導コイル80からのRF出力は、誘電窓（図示されていない）を介してプラズマ処理領域45に結合する。誘導コイル80へ印加されるRF出力の周波数は約10MHz〜約100MHzの範囲であって良い。同様に、チャック電極へ印加される出力の周波数は約0.1MHz〜約100MHzの範囲であって良い。それに加えて、スロット型ファラデーシールド（図示されていない）が、処理領域45内での誘導コイル80とプラズマとの容量結合を減少させるのに用いられて良い。しかも制御装置55は、誘導コイル80への出力の印加を制御するため、RF発生装置82及びインピーダンス整合ネットワーク84と結合して良い。
代替実施例では、図10に図示されているように、プラズマエッチングシステム1eは図9の実施例と相似して良い。プラズマエッチングシステム1eはさらに誘導コイル80’を有して良い。誘導コイル80’は、変成器結合プラズマ(TCP)反応装置内の上方からプラズマ処理領域45とやり取りする「螺旋」コイル又は「パンケーキ」コイルである。誘導結合プラズマ(ICP)源又は変成器結合プラズマ(TCP)源の設計及び実装は、当業者には周知である。
あるいはその代わりにプラズマは、電子サイクロトロン共鳴(ECR)を用いて生成されて良い。さらに他の実施例では、プラズマは、伝播する表面波から生成される。上述の各プラズマ源は当業者には周知である。
図11に図示された実施例では、プラズマエッチングシステム1fは、図5の実施例と相似して良い。プラズマエッチングシステム1fはさらに、表面波プラズマ(SWP)源80’’を有して良い。SWP源80’’はスロット型アンテナ−たとえばラジアルラインスロットアンテナ(RLSA)−を有して良い。マイクロ発生装置82’によるマイクロ波出力は、任意のインピーダンス整合ネットワーク84’を介してラジアルラインスロットアンテナへ結合する。
ここで図12を参照すると、本発明のさらに他の実施例による、図5〜図11に図示されたプラズマエッチングシステムのうちの任意の1つで用いられる温度制御された基板ホルダ500が記載されている。基板ホルダ500は、第1温度を有して基板510を支持するように構成された基板支持体530、該基板支持体530の下方に設けられて前記第1温度（たとえば基板510の所望温度）よりも低い第2温度となるように備えられる温度制御された支持体底部520、及び、基板支持体530と温度制御された支持体底部520との間に設けられた断熱材540を有する。それに加えて支持体底部530は、（基板510の下方の実質的に中心領域に設けられた）中央加熱素子533及び（基板510の下方の実質的に周辺又は端部領域に設けられた）端部加熱素子531を有する。中央加熱素子533及び端部加熱素子531は、基板支持体530と結合して、基板支持体530の温度を上昇させるように構成される。さらに支持体底部520は1つ以上の冷却素子521を有する。1つ以上の冷却素子521は、基板支持体530と結合して、断熱材540を介して基板支持体530からの熱を除去することで基板支持体530の温度を低下させるように構成される。
図12に図示されているように、中央加熱素子533及び端部加熱素子531は、加熱素子制御ユニット532と結合する。加熱素子制御ユニット532は、各加熱素子の従属制御又は独立制御を行い、かつ、制御装置550と上方をやり取りするように構成される。中央加熱素子533及び端部加熱素子531は、加熱流体チャネル、抵抗加熱素子、又は熱を水へ伝えるようにバイアス印加される熱電素子のうちの少なくとも1つを有して良い。
たとえば中央加熱素子533と端部加熱素子531は、伝熱−対流加熱を供するため、流体−たとえば水、フルオリナート(Fluorinert)（商標）、ガルデン(GALDEN) HT−135（登録商標）等−の貫流が可能な1つ以上の加熱チャネルを有して良い。前記流体温度は熱交換器によって上昇した。流体の流速と流体温度はたとえば、加熱素子制御ユニット532によって、設定、監視、調節、及び制御されて良い。
あるいはその代わりにたとえば、中央加熱素子533と端部加熱素子531は、1つ以上の加熱素子531−たとえばタングステン、ニッケル−クロム合金、アルミニウム−鉄合金、窒化アルミニウム等、フィラメント−を有して良い。抵抗加熱素子の製造用に市販されている材料の例には、カンタル(Kanthal)、ニクロタル(Nikrothal)、アクロタル(Akrothal)が含まれる。これらはカンタル(Kanthal)社が製造する合金の登録商標である。カンタルファミリーは鉄系合金(FeCrAl)を含む。ニクロタルファミリーはオーステナイト系合金(NiCr,NiCrFe)を含む。たとえば加熱素子は、予め備え付けられたヒーター、又はフィルムヒーターを有して良い。予め備え付けられたヒーターは、ワトロー(Watlow)社から販売されている、最大400℃から450℃の温度で動作する能力を有する。フィルムヒーターは、ワトロー(Watlow)社から販売され、窒化アルミニウムを有し、300℃の温度及び最大で23.25W/cm2の出力密度で動作する能力を有する。それに加えて、たとえば加熱素子は、1400W（すなわち5W/in2の出力密度）を有する（厚さ1mmの）シリコーンゴムヒーターを有して良い。電流がフィラメントを流れるとき、電力は熱として消費される。従って加熱素子制御ユニット532はたとえば、制御可能なDC出力供給体を有して良い。低温及び低出力密度に適した他のヒーターの選択肢は、カプトンヒーターである。これは、ミンコ(Minco)社から販売されているカプトン（たとえばポリイミド）シート内に埋め込まれたフィラメントからなる。
あるいはその代わりに、たとえば1以上の加熱素子531は、熱電素子のアレイを有して良い。そのアレイは、それぞれの素子を流れる電流の方向に依存して基板を加熱又は冷却する能力を有する。よって素子531が“加熱素子”と呼ばれる一方で、これらの素子は、温度間の急速な遷移を供するように冷却する能力を有して良い。さらに加熱及び冷却機能は、基板支持体530内部の各分離した素子によって供されて良い。典型的な熱電素子は、アドバンストサーモエレクトリック(Advanced Thermoelectric)社から販売されている、モデルST−127−1.4−8.5M（最大伝熱出力72Wを有する40mm×40mm×3.4mmの熱電素子）である。従って加熱素子制御ユニット532は、たとえば制御可能な電源を有して良い。
1以上の冷却素子521は、冷却チャネル又は熱電素子のうちの少なくとも1を有して良い。さらに図5に図示されているように、1以上の冷却素子421は、冷却素子制御ユニット422と結合する。冷却素子制御ユニット522は、各冷却素子521の従属制御又は独立制御を行い、かつ制御装置550と情報のやり取りをするように備えられている。
たとえば1以上の冷却素子421は、1以上の冷却チャネルを有して良い。その1以上の冷却チャネルは、たとえば水、フルオリナート(Fluorinert)（商標）、ガルデンHT−135（登録商標）等の流体の流速を、伝導−対流加熱を供するようにすることを可能にする。流体の温度は、熱交換器を介して降温する。流速及び流体温度はたとえば、冷却素子制御ユニット422によって設定、監視、調節及び制御が可能である。あるいはその代わりに、たとえば加熱中に、1以上の冷却素子521を流れる流体の流体温度が上昇することで、1以上の加熱素子531による加熱が補われて良い。あるいはその代わりに、たとえば冷却中に、1以上の冷却素子521を流れる流体の流体温度が減少しても良い。
あるいはその代わりに、たとえば1以上の冷却素子521は、熱電素子のアレイを有して良い。そのアレイは、それぞれの素子を流れる電流の方向に依存して基板を加熱又は冷却する能力を有する。よって素子531が“冷却素子”と呼ばれる一方で、これらの素子は、温度間の急速な遷移を供するように加熱する能力を有して良い。さらに加熱及び冷却機能は、温度制御された支持体底部520内部の各分離した素子によって供されて良い。典型的な熱電素子は、アドバンストサーモエレクトリック(Advanced Thermoelectric)社から販売されている、モデルST−127−1.4−8.5M（最大伝熱出力72Wを有する40mm×40mm×3.4mmの熱電素子）である。従って加熱素子制御ユニット522は、たとえば制御可能な電源を有して良い。
さらに図12に図示されているように、基板ホルダ500は、少なくとも1のガス供給ライン及び複数のオリフィスとチャネルのうちの少なくとも1つ（図示されていない）を介して基板510の背面へ、伝熱ガスを供給する背面ガス供給システム536をさらに有して良い。伝熱ガスとはたとえば、ヘリウム、アルゴン、キセノン、クリプトンを含む不活性ガス、プロセスガス、又は、酸素、窒素若しくは水素を含む他のガスである。背面ガス供給システム536はたとえば、2領域系（中心/端部）又は3領域系（中心/半径方向の中間/端部）のような多領域供給システムであって良い。背面圧は、半径方向に中心から端部へ向けて変化して良い。さらに背面ガス供給システム536は、制御装置550と結合し、かつ制御装置550と情報をやり取りするように備えられている。
さらに図12に図示されているように、基板ホルダ500は、基板510の下方の実質的に中央領域での温度を測定する中央温度センサ562及び基板510の下方の実質的に端部領域での温度を測定する端部温度センサ564をさらに有する。中央温度センサ562及び端部温度センサ564は温度監視システム560と結合する。
温度センサは、光ファイバ温度計、光学パイロメータ、特許文献1に記述されているようなバンド端温度計システム、又は（破線で示されている）K型熱電対のような熱電対を有して良い。光学温度計の例には、アドバンストエナジー社から市販されているOR2000F型光ファイバ温度計、ラクストロンコーポレーションから市販されているM600型光ファイバ温度計、又は高岳製作所から市販されているFT−1420型光ファイバ温度計が含まれる。
温度監視システム560は、プロセス前、プロセス中又はプロセス後に、加熱素子、冷却素子、背面ガス供給システム、又はESC用のHV DC電圧供給体のうちの少なくとも1つを調節するために制御装置550へセンサ情報を供して良い。
制御装置550は、マイクロプロセッサ、メモリ、及びデジタルI/Oポート（場合によってはD/A及び/又はA/Dコンバータを含む）を有して良い。そのデジタルI/Oポートは、基板ホルダ400への入力を送りかつ始動させ、及び基板ホルダ500からの出力を監視するのに十分な制御電圧を発生させる能力を有する。図12に図示されているように、制御装置550は加熱素子制御ユニット532、冷却素子制御ユニット522、HV DC電圧供給体534、背面ガス供給システム及び温度監視システム560と結合して、これらと情報をやり取りして良い。プロセスを実行するためのプロセスレシピに従って、メモリ中に保存されるプログラムは、基板ホルダ500に係る上述の構成要素と相互作用するように利用されて良い。
制御装置550は汎用コンピュータ、プロセッサ、デジタル信号プロセッサ等として実装されて良い。制御装置550は、基板ホルダに、コンピュータによる読み取り可能な媒体内に含まれる1以上の命令に係る1以上のシーケンスを実行する制御装置550に応答して、本発明のプロセス工程の一部又は全部を実行させる。コンピュータによる読み取り可能な媒体又はメモリは、本発明の教示に従ってプログラムされた命令を保持するように備えられている。コンピュータによる読み取り可能な媒体又はメモリは、データ構造体、テーブル、レコード又は本明細書で述べられている他のデータを有して良い。コンピュータによる読み取り可能な媒体の例には、コンパクトディスク（たとえばCD−ROM）、ハードディスク、フロッピーディスク、テープ、磁気光学ディスク、PROMs（EPROM、EEPROM、フラッシュEPROM）、DRAM、SRAM、SDRAM、他の如何なる磁気媒体、他の如何なる光学媒体、パンチカード、ペーパーテープ、穴のパターンを有する他の物理媒体、搬送波、又はコンピュータで読み取りが可能な他の如何なる媒体がある。
制御装置550は、基板ホルダ500に対して局所的に設けられても良いし、又はインターネット若しくはイントラネットを介して基板ホルダ500に対して遠くに設けられても良い。よって制御装置550は、直接接続、イントラネット、インターネット、及びワイヤレス接続のうちの少なくとも1を用いて、基板ホルダ400とデータのやり取りをして良い。制御装置550は、たとえば顧客の側（つまり素子メーカー等）でイントラネットと接続して良いし、又は、たとえば装置供給元（つまり装置製造メーカー）の側でイントラネットと接続しても良い。さらに、別なコンピュータ（つまり制御装置、サーバ等）は、たとえば直接接続、イントラネット、インターネット、及びワイヤレス接続のうちの少なくとも1を介してデータのやり取りをする制御装置550へアクセスして良い。
任意で、基板ホルダ500は電極を有して良い。その電極を介して、RF出力は、基板510の上にあるプロセス領域内でプラズマと結合する。たとえば支持体底部520は、RF発生装置からインピーダンス整合ネットワークを通って基板ホルダ500へ向かうRF出力の透過を介したRF電圧で電気的にバイアス印加されて良い。RFバイアスは、電子を加熱することでプラズマの生成及び保持をする、並びに/又は基板510に入射するイオンエネルギーを制御するために基板510にバイアス印加する役割を果たして良い。この構成では、システムは反応性イオンエッチング(RIE)炉として動作して良い。チャンバ及び上側ガス注入電極は接地面として機能する。RFバイアスの典型的周波数は、1MHzから100MHzの範囲であって良く、13.56MHzであることが好ましい。
あるいはその代わりに、RF出力は、他種類の周波数で、基板ホルダ電極に与えられて良い。さらにインピーダンス整合ネットワークは、出力の反射を最小にすることによって、プロセスチャンバ内のプラズマへのRF出力の付与を最大にする役割を果たして良い。様々な整合ネットワークトポロジー（たとえばL型、π型、T型など）及び自動制御法が利用されて良い。
基板温度を迅速克つ均一に制御するように構成された温度制御された基板ホルダの設計に関するさらなる詳細は、特許文献2〜8で与えられている。
一の実施例では、第1エッチングプロセス、第2エッチングプロセス、及び/又は第3エッチングプロセスは、プロセスパラメータ空間を有して良い。プロセスパラメータ空間は、最大約1000mTorr（たとえば最大100mTorr又は最大約10〜30mTorr）の範囲のチャンバ圧力、最大約2000sccm（たとえば最大約1000sccm、約1〜100sccm、約1〜20sccm、又は約15sccm）の範囲のプロセスガス流速、最大約2000sccm（たとえば最大約1000sccm、約1〜20sccm、又は約10sccm）の範囲の追加のプロセスガスの流速、最大約2000W（たとえば最大約1000W又は最大約500W）の範囲の上部電極（たとえば図7の素子70）のRFバイアス、及び、最大約1000W（たとえば最大約600W）の範囲の下部電極の（たとえば図7の素子22）のRFバイアスを有して良い。また上部電極のバイアス周波数は、約0.1MHz〜約200MHzの範囲−たとえば約60MHz−であって良い。それに加えて下部電極のバイアス周波数は、約0.1MHz〜約100MHzの範囲−たとえば約2MHz−であって良い。
他の代替実施例では、RF出力は、上部電極に供給されて下部電極には供給されない。他の代替実施例では、RF出力は、下部電極に供給されて上部電極には供給されない。代替実施例では、RF出力及び/又はDC出力は、図5〜図11に記載された任意の方法で結合されて良い。
特定のエッチングプロセスを実行する期間は、実験計画(DOE)法又は過去の経験を用いて決定されて良い。しかし端点検出を用いて決定されても良い。一の可能な端点検出方法は、特定の材料層の変化すなわち基板からの除去の実質的な完了及び下地の薄膜との接触に起因してプラズマ化学特性の変化が起こるときを示すプラズマ領域からの発光スペクトルの一部を監視することである。監視される波長に対応する発光レベルが特定の閾値を横切った（たとえば実質的にゼロに落ち込む、特定のレベルを下回る、又は特定のレベルを超えて増大する）後、端点に到達したと考えることができる。使用されるエッチング洋化学物質及びエッチングされる材料に固有な様々な波長が用いられて良い。さらにエッチング時間は、オーバーエッチングの期間を含むように延長されて良い。オーバーエッチングの期間は、エッチングプロセスの開始から端点検出に係る時間までの期間の一部（つまり1〜100%）を構成する。
上述した1つ以上のエッチングプロセスは、たとえば図5〜図11に記載されたプラズマエッチングシステムを利用して実行されて良い。さらに上述した1つ以上のエッチングプロセスは、たとえば図12に記載された温度制御された基板ホルダを利用して実行されて良い。しかし当該方法は、この典型的実施例によってその技術的範囲を限定されない。
上述したように、本願発明者等は、複数のエッチングプロセスを用いて絶縁積層体をパターニングするときに基板温度制御法を用いることで、とりわけ、許容可能な層間でのエッチング選択性並びに許容可能なプロファイル制御及びCD制御が実現されうることを発見した。たとえば比較的低い基板温度では、エッチングプロセスは、特にビアパターンを生成するときに、CD制御を実現しうる。しかし比較的高い基板温度では、絶縁層とキャップ層の間でのエッチング選択性が実現されうる。図12に記載された温度制御された基板ホルダによって、エッチングプロセス間での迅速で均一な温度制御が実現されうる。それによって、基板温度制御法の実装が現実的となる。
表1は、シリコン含有ARC層と有機平坦化層(OPL)の下に存在するキャップ層をパターニングする典型的なプロセス条件を与えている。キャップ層はSiCxNyHzを主成分とする材料を含む。各エッチングプロセスについて、プロセス番号、上部電極(UEL)の出力(W)、下部電極(LEL)の出力(W)、プラズマエッチングシステム内でのガス圧力(mTorr)、プラズマエッチングシステム内での成分について設定された温度（℃）（”UEL”=上部電極の温度、”W”=壁の温度、”LEL”=下部電極の温度、つまり基板温度）、C4F8の流速(sccm)、Arの流速(sccm)、N2の流速(sccm)、及びエッチング時間(sec)を含むプロセス条件が記載されている。
Figure 0006334631
 一旦ビアパターンがARC層とOPL層を突き抜けて延びると、表1で特定されたプロセス条件が実行される。プロセス番号1と2の違いは基板温度である。ここでは温度は、8℃から60℃に上昇している。表1に記載されているように、ビアパターンは、比較的低い基板温度で上記の特定されたプロセス条件を用いることによってキャップ層を突き抜けるか又は入り込むように延びる一方で、比較的高い基板温度では上記の特定されたプロセス条件を用いてもキャップ層を突き抜けて延びないし、入り込むようにも延びない。
本発明のある態様のみを上記で詳細に説明してきたが、本発明の新規な教示および利点から実質的に逸脱せずに前記態様において多くの変形が可能であることを、当業者は容易に十分に理解するであろう。例えば、１つの例示的プロセスフローが金属ゲート構造を準備するために提供されるが、他のプロセスフローが考慮される。したがって、かかる全ての変形は、本発明の範囲内に含まれることが意図される。

Claims (16)

  1. SiCOH含有層を含む絶縁層をパターニングする方法であって：
    キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する膜積層体を基板上に準備する工程；及び
    基板温度制御法に従って、プラズマエッチングシステム内の温度制御された基板ホルダを利用する一連のエッチング処理を前記プラズマエッチングシステム内で実行することによって、前記膜積層体を通してパターンを転写する工程；
    を有し、
    前記基板温度制御法は：
    前記パターンを前記ハードマスクを通して転写するときに制御されたプロファイルと限界寸法（ＣＤ）を実現するために、及び任意に前記パターンを前記SiCOH含有層へ部分的に転写するために、第1エッチングプロセスにおいて第1基板温度を制御し、前記第1基板温度は、２０℃未満である工程；
    前記SiCOH含有層を通して前記パターンを転写するときに前記SiCOH含有層と前記ハードマスクとの間でエッチング選択性を実現するために、第2エッチングプロセスにおいて前記第1基板温度よりも高温である第2基板温度を制御する工程；及び、
    前記キャップ層を通して前記パターンを転写するために、第3エッチングプロセスにおいて前記第2基板温度よりも低温である第3基板温度を制御する工程；
    を有し、
    ここで：
    前記キャップ層は、シリコン窒化物(Si x N y )、シリコンカーバイド(Si x C y )、シリコン炭窒化物(SiC x N y )、又はSiC x N y H z 、又はこれらの２種以上の組み合わせを有し、
    前記ハードマスクは、金属を含む少なくとも1層の層を有する、
    方法。
  2. 前記基板温度制御法が：
    前記第2エッチングプロセスにおいて第2基板温度を50℃より高い温度に制御する工程；及び、
    前記第3エッチングプロセスにおいて第3基板温度を20℃未満の温度に制御する工程を有する、請求項1に記載の方法。
  3. 前記パターンを転写する工程が、トレンチを最初に形成する金属ハードマスク(TFMHM)集積法又はビアを最初に形成してトレンチを最後に形成する(VFTL)集積法の中に組み込まれる、請求項1に記載の方法。
  4. 前記膜積層体が、前記SiCOH含有層と前記キャップ層との間に設けられる平坦化層を有し、前記平坦化層が、Siと、O、C、及びNからなる群から選ばれる1種類以上の元素を含む層を有する、請求項1に記載の方法。
  5. 前記ハードマスクが複数の層を有する、請求項1に記載の方法。
  6. 前記キャップ層が複数の層を有する、請求項1に記載の方法。
  7. 前記SiCOH含有層が、気相成長法を用いて形成される、請求項1に記載の方法。
  8. 前記膜積層体を基板上に準備する工程が：
    前記ハードマスクを覆うようにマスクを形成する工程であって、前記マスクは、反射防止コーティング(ARC)を覆う放射線感受性材料の層を含む工程；及び、
    リソグラフィ法を用いて前記マスク内にパターンを形成する工程；
    をさらに有する、
    請求項1に記載の方法。
  9. 前記温度制御された基板ホルダが：
    温度制御された熱流体を循環させる流体チャネルを内部に有する支持体底部；及び
    前記支持体底部の上部と断熱材を介して結合する基板支持体；
    を有し、
    前記基板支持体は：
    前記基板支持体内部に埋め込まれた1つ以上の加熱素子；
    前記基板の背面と接触することで前記基板を支持する上面；
    前記基板支持体の上面に前記基板を保持する静電固定電極；
    を有する、
    請求項1に記載の方法。
  10. 前記温度制御された基板ホルダは、前記基板支持体の上面に設けられた複数のオリフィス又はチャネルのうちの少なくとも1つを通って前記基板の背面へ伝熱ガスを供給するように構成される背面ガス供給システムをさらに有する、請求項9に記載の方法。
  11. 前記背面ガス供給システムの複数のオリフィスは、前記基板の背面の実質的な中心領域と前記基板の背面の実質的な端部領域との間で、半径方向に背圧を変化させるように、前記基板支持体の上面の複数の領域内に配置される、請求項10に記載の方法。
  12. 前記一連のエッチングプロセスが：
    前記基板の実質的な中心領域に対応する第1内側設定温度及び前記基板の実質的な端部領域に対応する第1外側設定温度を有する第1設定温度に基板支持体を制御し、かつ、前記支持体底部を第1底部温度に制御することによって、前記第1エッチングプロセス中に第1温度プロファイルに前記基板を維持する工程；
    前記第1エッチングプロセス後であって前記第2エッチングプロセス前に、前記基板を前記第1温度プロファイルから第2温度プロファイルへ修正する工程；
    前記第1内側設定温度及び前記第1外側設定温度とは異なる第2内側設定温度及び第2外側設定温度を有する第2設定温度に前記基板支持体を制御し、かつ、前記支持体底部を第2底部温度に制御することによって、前記第2エッチングプロセス中に第2温度プロファイルに前記基板を維持する工程；
    前記第2エッチングプロセス後であって前記第3エッチングプロセス前に、前記基板を前記第2温度プロファイルから第3温度プロファイルへ修正する工程；並びに、
    前記第2内側設定温度及び前記第2外側設定温度とは異なる第3内側設定温度及び第3外側設定温度を有する第3設定温度に前記基板支持体を制御し、かつ、前記支持体底部を第3底部温度に制御することによって、前記第3エッチングプロセス中に第3温度プロファイルに前記基板を維持する工程；
    を有する、請求項9に記載の方法。
  13. 基板上にトレンチ−ビア構造を準備する方法であって：
    キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する膜積層体を基板上に準備する工程；
    前記ハードマスク内にトレンチパターンを生成する工程；
    前記トレンチパターンと位置合わせされたビアパターンを備えるビアパターニング層を、前記ハードマスクを覆うように準備する工程；
    プラズマエッチングシステム内で第1エッチングプロセスを用いて、前記ビアパターニング層中のビアパターンを前記SiCOH含有層へ少なくとも部分的に転写する工程；
    前記ビアパターニング層を除去する工程；
    前記プラズマエッチングシステム内で第2エッチングプロセスを用いて、前記キャップ層を貫通させないようにしながら、前記ハードマスク層中のトレンチパターンを前記SiCOH含有層へ転写する工程；
    前記プラズマエッチングシステム内で第3エッチングプロセスを用いて、前記SiCOH含有層中のビアパターンを前記キャップ層へ転写する工程；並びに、
    前記トレンチパターンの転写中、基板温度制御法に従って前記プラズマエッチングシステム内で温度制御された基板ホルダを利用する工程；
    を有し、
    前記基板温度制御法は：
    前記ビアパターンを前記SiCOH含有層へ転写するときに制御されたプロファイルと限界寸法（ＣＤ）を実現するために、前記第1エッチングプロセスにおいて第1基板温度を制御し、前記第1基板温度は、２０℃未満である工程；
    前記トレンチパターンを前記SiCOH含有層へ転写するときに、前記SiCOH含有層と前記ハードマスクとの間でエッチング選択性を実現するために第2エッチングプロセスにおいて前記第1基板温度よりも高温である第2基板温度を制御する工程；及び、
    前記ビアパターンを前記キャップ層へ転写するために、第3エッチングプロセスにおいて前記第2基板温度よりも低温である第3基板温度を制御する工程；
    を有し、
    ここで：
    前記キャップ層は、シリコン窒化物(Si x N y )、シリコンカーバイド(Si x C y )、シリコン炭窒化物(SiC x N y )、又はSiC x N y H z 、又はこれらの２種以上の組み合わせを有し、
    前記ハードマスクは、金属を含む少なくとも1層の層を有する、
    方法。
  14. 前記基板温度制御法が：
    前記第2エッチングプロセスにおいて第2基板温度を50℃より高い温度に制御する工程；及び、
    前記第3エッチングプロセスにおいて第3基板温度を20℃未満の温度に制御する工程を有する、請求項13に記載の方法。
  15. 前記SiCOH含有層と前記キャップ層との間に平坦化層を設ける工程；及び、
    前記ビアパターンを前記平坦化層へ転写する工程；
    をさらに有する、請求項13に記載の方法。
  16. 基板上にトレンチ−ビア構造を準備する方法であって：
    キャップ層、前記キャップ層を覆うSiCOH含有層、及び、前記SiCOH含有層を覆うハードマスクを有する膜積層体を基板上に準備する工程；
    前記ハードマスク内にビアパターンを生成する工程；
    プラズマエッチングシステム内で第1エッチングプロセスを用いて、前記ハードマスク層中のビアパターンを前記SiCOH含有層へ少なくとも部分的に転写する工程；
    前記ビアパターンと位置合わせされたトレンチパターンを備えるトレンチパターニング層を、前記ハードマスクを覆うように準備する工程；
    前記トレンチパターニング層を前記ハードマスクへ転写する工程、
    前記トレンチパターン層を除去する工程；
    前記プラズマエッチングシステム内で第2エッチングプロセスを用いて、前記キャップ層を貫通させないようにしながら、前記ハードマスク層中のトレンチパターンを前記SiCOH含有層へ転写する工程；
    前記プラズマエッチングシステム内で第3エッチングプロセスを用いて、前記SiCOH含有層中のビアパターンを前記キャップ層へ転写する工程；並びに、
    前記トレンチパターンの転写中、基板温度制御法に従って前記プラズマエッチングシステム内で温度制御された基板ホルダを利用する工程；
    を有し、
    前記基板温度制御法は：
    前記ビアパターンを前記SiCOH含有層へ転写するときに制御されたプロファイルと限界寸法（ＣＤ）を実現するために、前記第1エッチングプロセスにおいて第1基板温度を制御し、前記第1基板温度は、２０℃未満である工程；
    前記トレンチパターンを前記SiCOH含有層へ転写するときに前記SiCOH含有層と前記ハードマスクとの間でエッチング選択性を実現するために、前記第2エッチングプロセスにおいて前記第1基板温度よりも高温である第2基板温度を制御する工程；及び、
    前記ビアパターンを前記キャップ層へ転写するために、前記第3エッチングプロセスにおいて前記第2基板温度よりも低温である第3基板温度を制御する工程；
    を有し、
    ここで：
    前記キャップ層は、シリコン窒化物(Si x N y )、シリコンカーバイド(Si x C y )、シリコン炭窒化物(SiC x N y )、又はSiC x N y H z 、又はこれらの２種以上の組み合わせを有し、
    前記ハードマスクは、金属を含む少なくとも1層の層を有する、
    方法。
JP2016176581A 2010-06-11 2016-09-09 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法 Active JP6334631B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/814,255 2010-06-11
US12/814,255 US8435901B2 (en) 2010-06-11 2010-06-11 Method of selectively etching an insulation stack for a metal interconnect

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013514243A Division JP6285716B2 (ja) 2010-06-11 2011-06-06 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法

Publications (2)

Publication Number Publication Date
JP2017005268A JP2017005268A (ja) 2017-01-05
JP6334631B2 true JP6334631B2 (ja) 2018-05-30

Family

ID=45096574

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013514243A Active JP6285716B2 (ja) 2010-06-11 2011-06-06 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法
JP2016176581A Active JP6334631B2 (ja) 2010-06-11 2016-09-09 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013514243A Active JP6285716B2 (ja) 2010-06-11 2011-06-06 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法

Country Status (6)

Country Link
US (1) US8435901B2 (ja)
JP (2) JP6285716B2 (ja)
KR (1) KR101769651B1 (ja)
DE (1) DE112011101976B4 (ja)
TW (1) TWI512823B (ja)
WO (1) WO2011156253A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8591755B2 (en) * 2010-09-15 2013-11-26 Lam Research Corporation Methods for controlling plasma constituent flux and deposition during semiconductor fabrication and apparatus for implementing the same
TWI553739B (zh) * 2011-06-09 2016-10-11 聯華電子股份有限公司 一種形成開口的方法
US8735283B2 (en) * 2011-06-23 2014-05-27 International Business Machines Corporation Method for forming small dimension openings in the organic masking layer of tri-layer lithography
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate
KR101913891B1 (ko) * 2011-09-27 2018-10-31 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 반도체 장치의 제조 방법
JP5973731B2 (ja) * 2012-01-13 2016-08-23 東京エレクトロン株式会社 プラズマ処理装置及びヒータの温度制御方法
US9349689B2 (en) 2012-04-20 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including conductive features with capping layers and methods of forming the same
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
KR102153246B1 (ko) 2012-10-30 2020-09-07 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 규소-함유 필름의 에칭을 위한 방법 및 에칭 가스
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US9299574B2 (en) 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US8987139B2 (en) 2013-01-29 2015-03-24 Applied Materials, Inc. Method of patterning a low-k dielectric film
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
JP2014192525A (ja) * 2013-03-26 2014-10-06 Tokyo Electron Ltd 多孔質有機シリカＬｏｗ−ｋ材料をエッチングする方法
US8906810B2 (en) * 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
JP6159172B2 (ja) * 2013-06-26 2017-07-05 東京エレクトロン株式会社 温度制御方法及びプラズマ処理装置
US8809185B1 (en) * 2013-07-29 2014-08-19 Tokyo Electron Limited Dry etching method for metallization pattern profiling
JP6094813B2 (ja) * 2013-09-02 2017-03-15 パナソニックＩｐマネジメント株式会社 プラズマ処理装置
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
CN104979268B (zh) * 2014-04-02 2018-10-16 中芯国际集成电路制造(上海)有限公司 叠层结构的形成方法以及互连结构的形成方法
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
US9799550B2 (en) 2015-09-04 2017-10-24 United Microelectronics Corp. Manufacturing method for forming a semiconductor structure
US9691723B2 (en) 2015-10-30 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connector formation methods and packaged semiconductor devices
US10121655B2 (en) 2015-11-20 2018-11-06 Applied Materials, Inc. Lateral plasma/radical source
US9966454B2 (en) 2015-12-14 2018-05-08 International Business Machines Corporation Contact area to trench silicide resistance reduction by high-resistance interface removal
US9978563B2 (en) * 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives
CN108885988B (zh) * 2016-03-31 2023-09-01 东京毅力科创株式会社 基片液处理装置、基片液处理方法和存储有基片液处理程序的计算机可读存储介质
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
SG10201801132VA (en) 2017-02-13 2018-09-27 Lam Res Corp Method to create air gaps
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10438806B2 (en) * 2017-04-27 2019-10-08 Tokyo Electron Limited Methods and system of using organosilicates as patterning films
JP6877290B2 (ja) * 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
KR102604345B1 (ko) 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
WO2019182872A1 (en) * 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
US11158775B2 (en) * 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018126130B4 (de) * 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20240031441A (ko) 2019-06-27 2024-03-07 램 리써치 코포레이션 교번하는 에칭 및 패시베이션 프로세스
US11880052B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of mirror grounding in LCoS devices
US11881539B2 (en) 2020-11-20 2024-01-23 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having highly reflective pixel via metallization
US11586067B2 (en) * 2020-11-20 2023-02-21 Applied Materials, Inc. Structure and method of advanced LCoS back-plane having robust pixel via metallization
US12055821B2 (en) 2020-11-20 2024-08-06 Applied Materials, Inc. Structure and method of bi-layer pixel isolation in advanced LCOS back-plane
US11908678B2 (en) 2021-01-14 2024-02-20 Applied Materials, Inc. Method of CMP integration for improved optical uniformity in advanced LCOS back-plane

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146328A (ja) * 1987-12-02 1989-06-08 Fujitsu Ltd エッチング方法
JP3353296B2 (ja) * 1990-08-03 2002-12-03 ソニー株式会社 低温エッチング方法
JP2876976B2 (ja) * 1994-02-18 1999-03-31 日立電線株式会社 低温ドライエッチング方法およびその装置
JPH0927479A (ja) * 1995-07-13 1997-01-28 Sony Corp ドライエッチング方法
JPH09199484A (ja) * 1996-01-19 1997-07-31 Nippon Steel Corp 半導体装置の製造方法
JPH09232281A (ja) * 1996-02-26 1997-09-05 Sony Corp ドライエッチング処理方法
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
JP2000150415A (ja) * 1998-11-16 2000-05-30 Nec Corp 半導体装置のコンタクト形成方法
JP4173454B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
AU3084101A (en) 2000-01-05 2001-07-16 Tokyo Electron Limited A method of wafer band-edge measurement using transmission spectroscopy and a process for controlling the temperature uniformity of a wafer
JP2002261092A (ja) 2001-02-27 2002-09-13 Nec Corp 半導体装置の製造方法
JP2003133293A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置の製造方法
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US6822202B2 (en) * 2002-03-15 2004-11-23 Oriol, Inc. Semiconductor processing temperature control
US6806203B2 (en) 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US6921724B2 (en) * 2002-04-02 2005-07-26 Lam Research Corporation Variable temperature processes for tunable electrostatic chuck
US6525428B1 (en) 2002-06-28 2003-02-25 Advance Micro Devices, Inc. Graded low-k middle-etch stop layer for dual-inlaid patterning
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法
CN1748297A (zh) 2003-02-07 2006-03-15 皇家飞利浦电子股份有限公司 用于互连结构的金属蚀刻方法和通过这种方法获得的金属互连结构
DE102004017533A1 (de) * 2003-05-03 2005-01-13 Trikon Technologies Limited, Newport Verfahren zum Ätzen von porösem Dielektrikum
US7102232B2 (en) 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer
WO2005112092A2 (en) * 2004-05-11 2005-11-24 Applied Materials, Inc. CARBON-DOPED-Si OXIDE ETCH USING H2 ADDITIVE IN FLUOROCARBON ETCH CHEMISTRY
JP2006013190A (ja) * 2004-06-28 2006-01-12 Rohm Co Ltd 半導体装置の製造方法
US7208363B2 (en) * 2005-05-05 2007-04-24 Systems On Silicon Manufacturing Co. Pte. Ltd. Fabrication of local interconnect lines
DE102005030588B4 (de) 2005-06-30 2008-10-16 Advanced Micro Devices, Inc., Sunnyvale Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika
US7323410B2 (en) 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
US7480990B2 (en) 2006-01-06 2009-01-27 International Business Machines Corporation Method of making conductor contacts having enhanced reliability
US7435676B2 (en) 2006-01-10 2008-10-14 International Business Machines Corporation Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP4940722B2 (ja) * 2006-03-24 2012-05-30 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
JP4716370B2 (ja) * 2006-03-27 2011-07-06 東京エレクトロン株式会社 低誘電率膜のダメージ修復方法及び半導体製造装置
US20070232048A1 (en) 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having a SiCOH low k layer
US20070243714A1 (en) 2006-04-18 2007-10-18 Applied Materials, Inc. Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step
US7618889B2 (en) 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
US7838800B2 (en) * 2006-09-25 2010-11-23 Tokyo Electron Limited Temperature controlled substrate holder having erosion resistant insulating layer for a substrate processing system
US7297894B1 (en) 2006-09-25 2007-11-20 Tokyo Electron Limited Method for multi-step temperature control of a substrate
US7557328B2 (en) 2006-09-25 2009-07-07 Tokyo Electron Limited High rate method for stable temperature control of a substrate
US7723648B2 (en) * 2006-09-25 2010-05-25 Tokyo Electron Limited Temperature controlled substrate holder with non-uniform insulation layer for a substrate processing system
US7947609B2 (en) * 2007-08-10 2011-05-24 Tokyo Electron Limited Method for etching low-k material using an oxide hard mask
JP5349789B2 (ja) * 2007-11-14 2013-11-20 ルネサスエレクトロニクス株式会社 多層配線の形成方法
JP5198226B2 (ja) * 2008-11-20 2013-05-15 東京エレクトロン株式会社 基板載置台および基板処理装置

Also Published As

Publication number Publication date
DE112011101976B4 (de) 2015-09-10
US20110306214A1 (en) 2011-12-15
TW201218274A (en) 2012-05-01
KR101769651B1 (ko) 2017-08-18
US8435901B2 (en) 2013-05-07
JP2013529838A (ja) 2013-07-22
DE112011101976T5 (de) 2013-05-16
KR20130075766A (ko) 2013-07-05
TWI512823B (zh) 2015-12-11
JP6285716B2 (ja) 2018-02-28
JP2017005268A (ja) 2017-01-05
WO2011156253A1 (en) 2011-12-15

Similar Documents

Publication Publication Date Title
JP6334631B2 (ja) 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法
TWI458014B (zh) 用以控制多層遮罩之圖案臨界尺寸與完整性的蝕刻製程
TWI796358B (zh) 選擇性蝕刻的自對準通孔製程
JP6049871B2 (ja) エッチング及びアッシング中での低誘電率材料の側壁保護
KR101896724B1 (ko) 배선 패터닝을 위한 하드 마스크 제거 중의 측벽 및 챔퍼 보호
TWI621181B (zh) 用於原位金屬硬遮罩形狀控制之脈衝介電蝕刻程序以致能無空隙金屬化
TWI545646B (zh) 臨界尺寸偏差降低之含矽抗反射塗布層之蝕刻方法
JP2008244479A (ja) 金属窒化物を乾式エッチングする方法及びシステム
TW201448024A (zh) 在多層薄膜堆疊中蝕刻自對準穿孔及溝槽之方法
WO2012005847A1 (en) Etch process for reduccing silicon recess
US20080102638A1 (en) Etch depth control for dual damascene fabrication process
TWI458013B (zh) 矽氮化物之選擇性蝕刻製程
US7935640B2 (en) Method for forming a damascene structure
KR20200111117A (ko) 완전 자가 정렬 비아(fsav) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(beol) 상호연결

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161007

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170530

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170825

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20171025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180426

R150 Certificate of patent or registration of utility model

Ref document number: 6334631

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250