KR101896724B1 - 배선 패터닝을 위한 하드 마스크 제거 중의 측벽 및 챔퍼 보호 - Google Patents

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Abstract

본 발명은 하드 마스크를 제거하기 위한 방법을 기술한다. 상기 방법은 하나 이상의 에칭 프로세스를 이용하여 기판 상의 low-k 절연층에 트렌치-비아 구조의 적어도 일부를 형성하고, 이 low-k 절연층을 덮는 하드 마스크층을 형성하는 것을 포함한다. 이후, 상기 방법은 절연 보호층을 형성하도록 트렌치-비아 구조의 노출면 상에 SiOCl 함유층을 증착하고, SiOCl 함유층의 적어도 일부를 트렌치-비아 구조의 적어도 하나의 표면으로부터 이방성 제거하도록 하나 이상의 에칭 프로세스를 실행하며, 마스크 제거 에칭 프로세스를 이용하여 하드 마스크층을 제거하는 것을 포함한다.

Description

배선 패터닝을 위한 하드 마스크 제거 중의 측벽 및 챔퍼 보호{SIDEWALL AND CHAMFER PROTECTION DURING HARD MASK REMOVAL FOR INTERCONNECT PATTERNING}
본 발명은 저유전율(low-k) 재료에 대한 데미지를 완화시키기 위한 방법에 관한 것이다.
금속 배선을 위한 절연층 스택의 low-k 재료의 현실적인 구현은 엄청난 도전에 직면해 있다. 궁극적으로, 구조적으로 견고하고 데미지를 최소화한 패터닝된 절연층을 생성하면서, 감소된 유전율의 충분한 이익을 얻는 금속 배선 내에서의 low-k 유전체 재료를 통합하는 것이 바람직하다. low-k 데미지가 축적됨에 따라, 금속 배선 내에서 열등한 성능과 열악한 신뢰성이 나타난다.
본 발명의 실시형태는, 저유전율(low-k) 재료에 대한 데미지를 완화시키기 위한 방법에 관한 것이다.
일 실시형태에 따라, 하드 마스크를 제거하기 위한 방법을 기술한다. 상기 방법은 하나 이상의 에칭 프로세스를 이용하여 기판 상의 low-k 절연층에 트렌치-비아 구조의 적어도 일부를 형성하고, 이 low-k 절연층을 덮는 하드 마스크층을 형성하는 것을 포함한다. 이후, 상기 방법은 절연 보호층을 형성하도록 트렌치-비아 구조의 노출면 상에 SiOCl 함유층을 증착하고, SiOCl 함유층의 적어도 일부를 트렌치-비아 구조의 적어도 하나의 표면으로부터 이방성 제거하도록 하나 이상의 에칭 프로세스를 실행하며, 마스크 제거 에칭 프로세스를 이용하여 하드 마스크층을 제거하는 것을 포함한다.
다른 실시형태에 따라, low-k 절연층을 패터닝하는 방법을 기술한다. 상기 방법은, 기판 상에 형성된 low-k 절연층을 가지며, low-k 절연층 위에 놓이는 제1 하드 마스크층과, 제1 하드 마스크층 위에 놓이는 제2 하드 마스크층을 갖는 기판을 수용하고; 트렌치 패턴이 형성된 제1 리소그래픽 마스크층을 제2 하드 마스크층 상에 마련하며; 제2 하드 마스크층에 트렌치 패턴을 전사하고, 이 전사를 제1 하드 마스크층에서 정지시키며; 제1 리소그래픽 마스크층을 제거하고; 비아 패턴이 형성된 제2 리소그래픽 마스크층을 제2 하드 마스크층 상에 마련하며; 제1 하드 마스크층을 통과하여, 그리고 low-k 절연층을 적어도 부분적으로 통과하여 비아 패턴을 전사하며; 제2 리소그래픽 마스크층을 제거하고; 트렌치-비아 구조를 형성하도록 제1 하드 마스크층을 통과하여 low-k 절연층에 소정의 깊이로 제2 하드 마스크층의 트렌치 패턴을 전사하고; 절연 보호층을 형성하도록 트렌치-비아 구조의 노출면 상에 SiOCl 함유층을 증착하며; SiOCl 함유층의 적어도 일부를 트렌치-비아 구조의 적어도 하나의 표면으로부터 이방성 제거하도록, 하나 이상의 에칭 프로세스를 실행하고; 마스크 제거 에칭 프로세스를 이용하여 제2 하드 마스크층을 제거하는 것을 포함한다.
첨부 도면에서,
도 1은 마스크층을 제거할 때, 노출된 low-k 표면을 보호하기 위한 일 실시형태에 따른 방법을 도시한다.
도 2a 내지 도 2j는 마스크층을 제거할 때, 노출된 low-k 표면을 보호하면서 low-k 절연층을 패터닝하기 위한 일 실시형태에 따른 방법을 도시하는 개략도이다.
도 3a 및 도 3b는 마스크층을 제거할 때, 노출된 low-k 표면을 보호하면서 low-k 절연층을 패터닝하기 위한 다른 실시형태에 따른 방법을 도시하는 개략도이다.
도 4a 내지 도 4c는 마스크층을 제거할 때, 노출된 low-k 표면을 보호하면서 low-k 절연층을 패터닝하기 위한 또 다른 실시형태에 따른 방법을 도시하는 개략도이다.
도 5는 일 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 6은 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 7은 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 8은 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 9는 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 10은 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
도 11은 다른 실시형태에 따른 플라즈마 처리 시스템을 도시하는 개략도이다.
다음의 설명에서, 한정이 아닌 설명을 목적으로, 처리 시스템의 특정 형상, 다양한 구성요소 및 이들에 사용되는 프로세스와 같은 구체적인 세부사항을 설명한다. 그러나, 본 발명은 이들 구체적인 상세한 사항으로부터 벗어난 다른 실시형태로 실시될 수도 있음을 이해하여야한다.
이와 마찬가지로, 본 발명을 완전하게 이해시키기 위해, 구체적인 수, 재료 및 구성이 설명을 목적으로 기재되어 있다. 그렇지만, 본 발명은 구체적인 세부 사항 없이 실시될 수 있다. 또한, 도면에 도시된 여러 실시형태는 예시적인 대표예이며, 일정한 비례로 도시될 필요가 없는 것으로 이해된다.
본 발명을 이해하는 데 가장 도움이 되는 방식으로, 여러 작업을 복수의 별개의 작업으로서 차례차례 기술한다. 그러나, 이러한 기술 순서가, 이들 작업이 필연적으로 순서에 의존함을 의미하는 것으로 해석되어서는 안된다. 특히, 이들 작업은 제시 순서대로 수행되어야 하는 것은 아니다. 기술한 작업은 기재된 실시예와는 다른 순서로 수행될 수 있다. 추가적인 실시예에서는, 다양한 추가 작업이 수행될 수 있거나 및/또는 기술한 작업이 생략될 수 있다.
본원에 사용되고 있는 바와 같이, "기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 그 밖의 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예컨대 반도체 웨이퍼 등의 베이스 기판 구조, 또는 베이스 기판 구조에 혹은 그 위에 놓이는 박막 등의 층일 수도 있다. 따라서, 기판은 임의의 특정 베이스 구조, 하위층 혹은 상위층, 패터닝된 혹은 패터닝되지 않은 구조에 국한되는 의미를 갖는 것이 아니라, 임의의 상기 층 혹은 베이스 구조와, 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 이하의 설명은 특정 타입의 기판을 참조로 하지만, 이는 단지 예시를 하기 위함이며 한정의 의도는 없다.
앞서 언급한 바와 같이 반도체 제조시, 금속 배선을 위한 절연층 스택을 제조할 때, low-k 재료의 통합은 많은 문제를 야기하고 있다. 특히, low-k 재료를 패터닝할 때, low-k 절연층은 기판 상에 마련되고, 패턴이 형성된 마스크층이 low-k 절연층 위에 놓인다. 이후, 마스크층 내의 패턴, 예컨대 비아 패턴 또는 트렌치 패턴이, 하나 이상의 에칭 프로세스를 이용하여 low-k 절연층에 전사된다.
하나 이상의 에칭 프로세스는 low-k 절연층을 부분적으로 또는 전체적으로 통과하게 패턴을 전사하도록 실행될 수 있다. 그러나, 에칭 케미스트리(예컨대, 플라즈마 케미스트리)에의 low-k 절연층의 노출은, low-k 절연층에, 특히 이 안에 형성된 패턴의 측벽을 따라, 초기 데미지를 야기할 수 있다. 또한, 마스크층의 잔여부가 에칭, 애싱, 및/또는 스트립핑 프로세스를 거쳐 제거될 때, 추가 데미지가 low-k 절연층의 노출부에 발생될 수 있다.
일례로, 마스크층이 포토레지스트와 같은 유기 재료를 함유하면, 마스크층을 제거하기 위한 프로세스는, 통상적으로 산소 함유 플라즈마와 같은 산소 함유 케미스트리를 이용하여, 유기 재료를 제거하도록 한다. 이러한 경우, 산소 함유 케미스트리는 low-k 절연층 내의 메틸군(즉, CH3)뿐만 아니라, 탄소의 격감을 초래할 수 있다. low-k 절연층의 탈(脫) 메틸화는, SiCOH 함유층에서 더욱 분명해진다. 결과적으로, 이들 프로세스에 의해 데미지를 입게 된 low-k 절연층은 유전율 증대, 이에 의한 누수성 증대 및 친수성 증대의 문제를 겪게 된다 .
다른 예로, 마스크층이 Ti 또는 TiN과 같은 금속을 함유하면, 마스크층을 제거하기 위한 프로세스는 통상적으로 불소 함유 플라즈마와 같은 불소 함유 케미스트리를 이용하여, 금속 함유 재료를 제거하도록 한다. 예컨대, NF3계 플라즈마는 TiN을 함유하는 금속 하드 마스크층을 제거하는 데 이용된다. 그러나, 불소 함유 플라즈마 에칭은, 그 중에서 특히, low-k 절연층에 형성된 패턴의 마스크 언더컷과 측벽 보우잉(bowing), 챔퍼 침식, 스퍼터링에 기인하는 low-k 절연층의 금속 오염 및 스퍼터링된 금속의 재증착을 야기할 수 있다.
따라서, 다양한 실시형태에 따라, 마스크층을 제거할 때의 데미지를 감소시키기 위해 노출된 low-k 표면을 보호하기 위한 방법을 이하에 설명한다. 상기 방법은, 도 1의 플로우 차트(100)를 통해 나타내어진다. 도 1에 도시하는 바와 같이, 플로우 차트(100)는 하나 이상의 에칭 프로세스를 이용하여 기판 상의 low-k 절연층 내에 트렌치-비아 구조의 적어도 일부를 형성하고, 이 low-k 절연층을 덮는 하드 마스크층을 형성하는 단계 110으로 시작된다. 트렌치-비아 구조는, 싱글 다마신 통합 스킴, 듀얼 다마신 통합 스킴, 트렌치-퍼스트 금속 하드 마스크(TFMHM) 통합 스킴, 비아-퍼스트 트렌치-라스트(VFTL) 통합 스킴 등을 포함하는 종래의 다양한 기술을 이용하여 마련될 수 있으나, 이에 한정되는 것은 아니다.
일례로, 도 2a 내지 도 2j는, low-k 절연층(230)에 트렌치-비아 구조(200)를 생성하기 위한 TFMHM 통합 스킴을 도시한다. 도 2a에 도시하는 바와 같이, 위에 low-k 절연층(230)이 형성되어 있고, 이 low-k 절연층(230)을 덮는 적어도 하나의 하드 마스크층(240)을 갖는, 기판(210)이 수용된다. 적어도 하나의 하드 마스크층(240)은, 상기 low-k 절연층(230) 위에 놓이는 제1 하드 마스크층(244)과, 상기 제1 하드 마스크층(244) 위에 놓이는 제2 하드 마스크층(242)을 포함할 수 있다. 또한, 적어도 하나의 캡 층(220)은, 상기 low-k 절연층(230)과 기판(210) 사이에 삽입될 수 있다.
도 2a 내지 도 2j에 도시하는 바와 같이, 트렌치-비아 구조(200)는 다른 층들뿐만 아니라, low-k 절연층(230) 내에 형성된다. 이후, 트렌치-비아 구조(200)에는 하나 이상의 컨포멀 박막이 라이닝되고, 이 하나 이상의 컨포멀 박막은 금속 배리어층, 금속 접착층, 또는 금속 시드층, 또는 이들 중 2 이상의 임의의 조합을 포함한다. 라이너가 형성된 후, 트렌치-비아 구조(200)를 Cu와 같은 금속으로 채우고, 예컨대 화학 기계적 연마(CMP)를 이용하여 평탄화하여, 금속 배선을 형성하고, 기판(210)의 금속 라인(들)(212)과 전기적 접촉을 이룬다.
기판(210)은 벌크 실리콘 기판, 단결정 실리콘 (도핑, 또는 미도핑) 기판, 절연 기판 상의 반도체(SOI) 기판, 또는 예컨대, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP를 함유하는 임의의 다른 반도체 기판뿐만 아니라, 그밖의 III/V족 혹은 II/VI족 화합물 반도체 또는 이들의 임의의 조합을 포함할 수 있다(II, III, V, VI족은 원소 주기율표에 있어서 기존 또는 구 IUPAC 표기와 관련된 것이며; 개정 또는 신 IUPAC 표기법에 따르면 상기 족은, 각각 2, 13, 15, 16과 관련 있음). 기판은 임의의 크기일 수 있고, 예컨대 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판, 또는 그보다 큰 기판일 수 있다. 상기한 바와 같이, 기판(210)은, 전기적 접촉이 이루어지는 대상인 사전 형성된 다른 배선층과 같은 다른 층을 포함할 수 있다.
low-k 절연층(230)은, 약 4인 SiO2의 유전율보다 낮은 공칭 유전율 값을 갖는 저유전율(즉, low-k) 또는 초저유전율(즉, ultra-low-k) 유전체층을 포함할 수 있다(예컨대, 열 이산화규소에 대한 유전율은 3.8 내지 3.9의 범위임). 보다 구체적으로, low-k 절연층(230)은, 3.7 미만의 유전율, 또는 2.5 미만의 유전율, 또는 1.6 내지 3.7 범위의 유전율을 가질 수 있다. low-k 절연층(230)은, 다공성 또는 비다공성일 수 있다.
예컨대, low-k 절연층(230)은 SiCOH 함유 재료를 포함할 수 있다. 또한, 예컨대 low-k 절연층(230)은, 경화 또는 증착 프로세스 중에, 작은 공극(또는 기공)을 생성하도록, 막의 완전 치밀화를 저해하는 CH3 결합을 가진 산화규소계 모재와 같은, 단상으로 구성된 다공성 무기-유기 하이브리드 막을 포함할 수 있다. 별법으로, 예컨대 low-k 절연층(230)은, 경화 프로세스 중에, 분해 및 증발되는 유기 재료의 기공(예컨대, 포로겐)을 가진 카본 도핑 산화규소계 모재와 같은, 적어도 2상으로 구성된 다공성 무기-유기 하이브리드 막을 포함할 수 있다.
low-k 절연층(230)은, 화학 기상 증착(CVD), 플라즈마 화학 기상 증착(PECVD), 원자층 증착(ALD), 플라즈마 원자층 증착(PEALD), 물리 기상 증착(PVD), 또는 이온화 물리 기상 증착(iPVD)과 같은 기상 증착 기술, 또는 도쿄 엘렉트론 가부시키가이샤(TEL)에서 시판한 Clean Track ACT 8 SOD(Spin-On Dielectric), ACT 12 SOD 및 Lithius 코팅 시스템에서 제공되는 것과 같은 스핀 온 기술을 이용하여 형성될 수 있다. 상기 Clean Track ACT 8(200 mm), ACT 12(300 mm) 및 Lithius(300 mm) 코팅 시스템은, SOD 재료에 대한 코팅, 베이킹, 및 경화 툴을 제공한다. 상기 트랙 시스템은 100 mm, 200 mm, 300 mm 및 그 이상의 기판 사이즈를 처리하도록 구성될 수 있다. 기판 상에 박막을 형성하기 위한 다른 시스템 및 방법은, 스핀 온 기술분야 및 기상 증착 기술분야의 당업자에게 잘 알려져 있다.
상기한 바와 같이, 적어도 하나의 하드 마스크층(240)은, low-k 절연층(230) 위에 놓인 제1 하드 마스크층(244)과, 제1 하드 마스크층(244) 위에 놓인 제2 하드 마스크층(242)을 포함할 수 있다. 제1 하드 마스크층(244)은 Si 함유 재료, 또는 C 함유 재료를 포함할 수 있다. Si 또는 C 함유 재료는, 예컨대 실리콘 산화물(SixOy), 실리콘 질화물(SixNy), 실리콘 산질화물(SixOyNz), 실리콘 옥시카바이드(SixOyCz), 또는 카본[다이아몬드상 카본(DLC), 비정질 카본(a-C), 또는 그래파이트]을 예를 들어 함께, 혹은 이들의 임의의 조합을 포함할 수 있다. 또한, 제2 하드 마스크층(242)은 금속, 또는 금속 함유 재료를 포함할 수 있다. 제2 하드 마스크층(242)은 티타늄(Ti), 티타늄 질화물(TiNy), 탄탈룸(Ta), 탄탈룸 질화물(TaNy), 알루미늄(Al), 또는 알루미늄-구리 합금(Al-Cu)을 포함할 수 있다. 예컨대, 제2 하드 마스크층(242)은 Ti 또는 TiN을 포함할 수 있다.
캡 층(220)은 단층 또는 복수층을 포함할 수 있다. 예컨대, 캡 층(220)은 질소 도핑 실리콘 카바이드 또는 Si-N-C-H를 포함할 수 있다. 또한, 예컨대 캡 층(220)은, 실리콘 질화물(SiNy), 실리콘 카바이드(SiCy), 실리콘 카보나이트라이드(SiCxNy), 또는 SiCxNyHz, 또는 이들 중 2 이상의 조합을 포함할 수 있다. 캡 층(220)은, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD)과 같은 기상 증착 프로세스를 이용하여 형성될 수 있다. 또한, 캡 층(220)은, low-k 절연층(230)과 캡 층(220)의 사이, 및/또는 캡 층(220)과 기판(210)의 사이에 배치된 경사층을 포함할 수 있다.
도 2a에 도시하는 바와 같이, 제2 하드 마스크층(242) 상에는 트렌치 패턴(260)이 형성된 제1 리소그래픽 마스크층(250)이 마련된다. 제1 리소그래픽 마스크층(250)은, 포토레지스트와 같은 방사선 민감 재료의 층을 구비할 수 있다. 포토레지스트는 248 nm(나노미터) 레지스트, 193 nm 레지스트, 157 nm 레지스트, EUV(극자외선) 레지스트, 또는 전자빔 민감 레지스트를 구비할 수 있다. 포토레지스트는 트랙 시스템을 이용하여 형성될 수 있다. 예컨대, 트랙 시스템은 도쿄 엘렉트론 가부시키가이샤(TEL)에서 시판한 Clean Track ACT 8, ACT 12, 또는 Lithius 레지스트 코팅 및 현상 시스템을 구비할 수 있다. 기판 상에 포토레지스트층을 형성하기 위한 다른 시스템 및 방법은, 스핀 온 레지스트 기술분야의 당업자에게 잘 알려져 있다.
또한, 제1 리소그래픽 마스크층(250)은, 신에츠 화학 가부시키가이샤에서 Sepr-Shb Aseries SiARC로 시판한 실리콘 함유 ARC와 같은 반사 방지 코팅(ARC)층을 포함할 수 있다. 예컨대, 선택적인 ARC층은 스핀 코팅 기술 또는 기상 증착 프로세스를 이용하여 도포될 수 있다.
또한, 제1 리소그래픽 마스크층(250)은 유기 평탄화층(OPL) 또는 유기 유전체층(ODL)을 포함할 수 있다. ODL 또는 OPL은 감광성 유기 폴리머 또는 에칭 타입 유기 화합물을 포함할 수 있다. 예컨대, 감광성 유기 폴리머는 폴리아크릴레이트 수지, 에폭시 수지, 페놀 수지, 폴리아미드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌에테르 수지, 폴리페닐렌설파이드 수지, 또는 벤조시클로부텐(BCB)일 수 있다. 이들 재료들은 스핀 온 기술 또는 기상 증착 기술을 이용하여 형성될 수 있다.
트렌치 패턴(260)은, 일련의 리소그래피 및 선택적인 에칭 단계를 이용하여, 제1 리소그래픽 마스크층(250)에 형성된다. 일단 마련되면, 하나 이상의 플라즈마 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 이용하여, 패턴(또는 일련의 마련된 패턴)은 아래에 있는 박막, 즉 적어도 하나의 하드 마스크층(240) 및 low-k 절연층(230)으로 전사될 수 있다.
도 2b에 도시하는 바와 같이, 트렌치 패턴(260)은 제2 하드 마스크층(242)에 전사되고, 상기 트렌치 패턴(260)의 전사는 제1 하드 마스크층(244)에서 중지된다. 제2 하드 마스크층(242)에의 상기 트렌치 패턴(260)의 전사는, 하나 이상의 플라즈마 에칭 프로세스와 같은 하나 이상의 에칭 프로세스의 실행을 포함한다. 이후, 제1 리소그래픽 마스크층(250)은 하나 이상의 애싱 및/또는 스트립핑 프로세스를 이용하여 제거된다.
도 2c에 도시하는 바와 같이, 제2 하드 마스크층(242) 상에 비아 패턴(265)이 형성된 제2 리소그래픽 마스크층(255)이 마련된다. 제2 리소그래픽 마스크층(255)은, 포토레지스트와 같은 방사선 민감 재료의 층을 구비할 수 있다. 포토레지스트는 248 nm(나노미터) 레지스트, 193 nm 레지스트, 157 nm 레지스트, EUV(극자외선) 레지스트, 또는 전자빔 민감 레지스트를 구비할 수 있다. 포토레지스트는 트랙 시스템을 이용하여 형성될 수 있다. 예컨대, 트랙 시스템은 도쿄 엘렉트론 가부시키가이샤(TEL)에서 시판한 Clean Track ACT 8, ACT 12, 또는 Lithius 레지스트 코팅 및 현상 시스템을 구비할 수 있다. 기판 상에 포토레지스트층을 형성하기 위한 다른 시스템 및 방법은, 스핀 온 레지스트 기술분야의 당업자에게 잘 알려져 있다.
도 2d에 도시하는 바와 같이, 비아 패턴(265)은 제1 하드 마스크층(244)을 통과하여, 그리고 low-k 절연층(230)을 적어도 부분적으로 통과하여 전사된다. low-k 절연층(230)으로의 비아 패턴(265)의 전사는, 하나 이상의 플라즈마 에칭 프로세스와 같은 하나 이상의 에칭 프로세스의 실행을 포함한다. 이후, 도 2e에 도시하는 바와 같이, 제2 리소그래픽 마스크층(255)은 하나 이상의 애싱 및/또는 스트립핑 프로세스를 이용하여 제거된다.
도 2f에 도시하는 바와 같이, 제2 하드 마스크층(242)의 트렌치 패턴(260)은, 트렌치-비아 구조(200)를 형성하도록 제1 하드 마스크층(244)을 통과하여 low-k 절연층(230)에 소정의 깊이로 전사된다. low-k 절연층(230)에 트렌치 패턴(260)을 전사하는 중에, 비아 패턴(265)은 측벽면(232)을 노출시키도록 low-k 절연층(230)을 통과하여 및/또는 캡 층(220)을 통과하여 완전히 전사될 수 있다.
단계 120 및 도 2g에 도시하는 바와 같이, SiOCl 함유층이 트렌치-비아 구조(200)의 노출면에 절연 보호층(270)을 형성하도록 증착된다. SiOCl 함유층은 Si, O 및 Cl를 함유한다. SiOCl 함유층은 Si, Cl 및 O를 함유한 환경 내에서 기상 증착 프로세스를 실행함으로써 형성될 수 있다.
일 실시형태에서, SiOCl 함유층은, 초기 구성재료로서 SiCl4 및 O2를 함유하는 성막 프로세스 조성물을 이용하여 플라즈마를 발생시키는 것을 포함하는 플라즈마 지원 증착 프로세스를 실행함으로써 형성된다. 상기 성막 프로세스 조성물은 SiCl4, O2를 포함하지만, 다른 Cl 함유 및 O 함유 가스 및 증기는 고려된다. 예컨대, 상기 성막 프로세스 조성물은, 실란(SiH4), Cl 함유 가스(예컨대, Cl2, HCl 등), 및 산소 함유 가스(예컨대, O2)를 초기 구성재료로 포함할 수 있다.
플라즈마 지원 증착 프로세스에서 플라즈마를 형성하려면, 대기압 및/또는 진공압 하에서, 단독으로 또는 캐리어 가스(예컨대, 희가스 성분 또는 질소)와 함께, 가스상 및/또는 기상으로 존재하는 성막 프로세스 조성물의 성분이 선택되어져야 한다.
플라즈마 지원 증착 프로세스는, 기판(210)이 놓이는 기판 홀더에의 무선 주파수(RF) 바이어스의 인가를 제외시킬 수 있다. 기판(210)의 온도는, 약 0℃ 내지 약 100℃의 범위일 수 있다. 또한, SiOCl 함유층을 형성할 때, 플라즈마 지원 증착 프로세스에서, 적어도 하나의 프로세스 파라미터를 조정하여, 제2 하드 마스크층(242)을 제거하는 데 이용될 수 있는 이후의 에칭, 애싱, 및/또는 스트립핑 프로세스에 대한 SiOCl 함유층의 에칭 저항성을 증대시킬 수 있다.
다른 실시형태에 있어서, SiOCl 함유층은 SiCl4 및 H2O에 기판(210)을 노출시키고 기판(210)을 가열함으로써 형성된다. 기판(210)의 온도는 약 30℃ 내지 약 100℃의 범위일 수 있다.
단계 130 및 도 2h에 도시하는 바와 같이, 하나 이상의 에칭 프로세스는, SiOCl 함유층의 적어도 일부를 트렌치-비아 구조(200)의 적어도 하나의 표면으로부터 이방성 제거하도록 실행된다. 예컨대, 트렌치-비아 구조(200)의 측벽면(232)의 SiOCl 함유층의 잔류부를 유지시키면서, 제2 하드 마스크층(242)의 상측면(272), 트렌치 패턴(260)의 바닥면(274), 및 비아 패턴(265)의 바닥면(278)으로부터 SiOCl 함유층을 이방성 제거할 수 있다. 트렌치-비아 구조(200)의 SiOCl 함유층의 잔류부는, 비아 패턴(265)의 측벽면(232)과 트렌치 패턴(260)의 바닥면(274)이 만나는 모서리에서 측벽면(232) 및 챔퍼(275)를 보호할 수 있다. 트렌치-비아 구조(200)의 적어도 하나의 표면으로부터의 SiOCl 함유층의 제거는, 하나 이상의 에칭 프로세스를 이용하여 실행된다. 하나 이상의 에칭 프로세스는, 건식 플라즈마 에칭 프로세스 또는 건식 비플라즈마 에칭 프로세스를 포함할 수 있다.
일 실시형태에 있어서, 건식 플라즈마 에칭 프로세스는 이방성 플라즈마 에칭 프로세스를 포함한다. 이방성 플라즈마 에칭 프로세스는 C 및 F를 함유하는 에칭 프로세스 조성물로부터 플라즈마를 형성하는 것을 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은 플루오르카본(즉, CxFy, 여기에서 x와 y는 1 이상의 수)을 포함할 수 있다.
또한, 예컨대 에칭 프로세스 조성물은 할로메탄 가스를 포함할 수 있다. 할로메탄 가스는, 1치환 할로메탄(예컨대, CH3F), 2치환 할로메탄(예컨대, CH2F2), 3치환 할로메탄(예컨대, CHF3), 4치환 할로메탄(예컨대, CF4)을 포함할 수 있다.
또한, 예컨대 에칭 프로세스 조성물은 하이드로카본(즉, CxHy, 여기에서 x와 y는 1 이상의 수)을 포함할 수 있다. 별법으로, 예컨대 에칭 프로세스 조성물은, CxHyRz의 화학식(여기에서 R은 할로겐 원소이며, x와 y는 1 이상의 수이고, z는 0 이상의 수)을 갖는 첨가 가스를 포함할 수 있다.
또한, 예컨대 에칭 프로세스 조성물은 희가스를 포함할 수 있다. 에칭 프로세스 조성물은, 산소 함유 가스, 수소 함유 가스, 질소 함유 가스, 탄소 함유 가스, 또는 이들 중 2 이상의 조합을 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은 H2, O2, N2, CO, CO2, NH3, NO, N2O, 또는 NO2, 또는 이들 중 2 이상의 임의의 조합을 포함할 수 있다. 에칭 프로세스 조성물은, 불소 함유 가스, 염소 함유 가스, 브롬 함유 가스, 또는 할로겐화물 가스를 더 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은 HBr, F2, Cl2, Br2, BCl3, NF3, 또는 SF6를 더 포함할 수 있다.
일 실시형태에서, 이방성 플라즈마 에칭 프로세스를 위한 에칭 프로세스 조성물은, 희가스와, CF4, C4F6, C4F8, 및 C5F8로 이루어진 그룹으로부터 선택되어진 하나 이상의 가스를 포함할 수 있다. 다른 실시형태에서, 이방성 플라즈마 에칭 프로세스를 위한 에칭 프로세스 조성물은, CF4 및 Ar을 포함할 수 있다.
이방성 플라즈마 에칭 프로세스는 에칭 프로세스 레시피의 준비를 포함할 수 있다. 에칭 프로세스 레시피는 하나 이상의 프로세스 파라미터에 의해 정해진 하나 이상의 프로세스 조건을 포함할 수 있다. 하나 이상의 프로세스 조건은, 이하와 같은 하나 이상의 프로세스 파라미터를 설정함으로써 수립될 수 있다. 에칭 프로세스 조성물의 각 구성성분의 유량을 설정; 플라즈마 처리 시스템 내의 압력을 설정; 기판을 지지하고 전기적으로 바이어스하는 기판 홀더 내의 하부 전극에 인가되는 제1 RF 신호에 대한 제1 무선 주파수(RF) 파워의 레벨을 설정; 하부 전극에, 또는 기판 상에서 하부 전극에 대향해 있는 소스 안테나 혹은 상부 전극에 인가되는 제2 RF 신호에 대한 제2 RF(또는 마이크로웨이브) 파워의 레벨을 설정; 플라즈마 처리 시스템에 대한 온도 조건을 설정; 기판 또는 기판 홀더에 대한 온도 조건을 설정; 에칭 시간을 설정; 및/또는 오버 에칭 시간을 설정. 이방성 플라즈마 에칭 프로세스 동안에, 상기 프로세스 파라미터 중 어느 하나는 변경될 수 있다.
이방성 플라즈마 에칭 프로세스는, 기판(210)이 놓이는 기판 홀더에의 무선 주파수(RF) 바이어스의 인가를 포함할 수 있다. 기판(210)의 온도는, 약 0℃ 내지 약 100℃의 범위일 수 있다. 또한, 이방성 플라즈마 에칭 프로세스를 실행할 때, 이방성 플라즈마 에칭 프로세스에 있어서, 적어도 하나의 프로세스 파라미터를 조정하여, 트렌치-비아 구조(200)의 임계치수(CD), 트렌치-비아 구조(200)의 측벽 프로파일 등을 제어할 수 있다.
다른 실시형태에서, 오버 에칭 프로세스가 실행될 수 있다.
단계 140 및 도 2i에 도시하는 바와 같이, 마스크 제거 에칭 프로세스는, 제2 하드 마스크층(242)의 적어도 일부를 제거하도록 실행된다. 마스크 제거 에칭 프로세스는, 하나 이상의 에칭 프로세스를 포함할 수 있다. 하나 이상의 에칭 프로세스는, 건식 플라즈마 에칭 프로세스 또는 건식 비플라즈마 에칭 프로세스를 포함할 수 있다.
일 실시형태에서, 건식 플라즈마 에칭 프로세스는, 할로겐을 함유하는 에칭 프로세스 조성물로부터 플라즈마를 형성하는 것을 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은, 불소 함유 가스, 염소 함유 가스, 브롬 함유 가스, 할로겐화물 가스, 할로카본 가스(즉, CxRy, 여기에서 R은 할로겐 원소이고, x와 y는 1 이상의 수), 할로하이드로카본 가스(즉, CxHyRz, 여기에서 x와 y는 1 이상의 수이고, z는 0 이상의 수), 또는 할로메탄 가스(예컨대, CH3F와 같은 1치환 할로메탄, CH2F2와 같은 2치환 할로메탄, CHF3와 같은 3치환 할로메탄, CF4와 같은 4치환 할로메탄)를 포함할 수 있다. 또한, 예컨대 에칭 프로세스 조성물은, HF, HCl, HBr, F2, Cl2, Br2, BCl3, NF3, 또는 SF6를 포함할 수 있다.
또한, 건식 플라즈마 에칭 프로세스는, F를 함유하는 에칭 프로세스 조성물로부터 플라즈마를 형성하는 것을 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은, HF, NF3, SF6, 플루오르카본 가스(즉, CxFy, 여기에서 x와 y는 1 이상의 수), 플루오르하이드로카본 가스(즉, CxHyFz, 여기에서 x와 y는 1 이상의 수이고, z는 0 이상의 수), 또는 플루오르메탄 가스(예컨대, CH3F와 같은 1치환 플루오르메탄, CH2F2와 같은 2치환 플루오르메탄, CHF3와 같은 3치환 플루오르메탄, CF4와 같은 4치환 플루오르메탄)를 포함할 수 있다.
또한, 예컨대 에칭 프로세스 조성물은 희가스를 포함할 수 있다. 에칭 프로세스 조성물은, 산소 함유 가스, 수소 함유 가스, 질소 함유 가스, 탄소 함유 가스, 또는 이들 중 2 이상의 임의의 조합을 포함할 수 있다. 예컨대, 에칭 프로세스 조성물은, H2, O2, N2, CO, CO2, NH3, NO, N2O, 또는 NO2, 또는 이들 중 2 이상의 임의의 조합을 포함할 수 있다.
일 실시형태에서, 마스크 제거 에칭 프로세스를 위한 에칭 프로세스 조성물은, NF3 및 선택적으로 희가스를 포함할 수 있다. 다른 실시형태에서, 마스크 제거 에칭 프로세스를 위한 에칭 프로세스 조성물은, NF3 및 Ar을 포함할 수 있다. 또 다른 실시형태에서, 마스크 제거 에칭 프로세스를 위한 에칭 프로세스 조성물은, NF3로 구성할 수 있다.
마스크 제거 에칭 프로세스는, 에칭 프로세스 레시피의 준비를 포함할 수 있다. 에칭 프로세스 레시피는, 하나 이상의 프로세스 파라미터에 의해 정해진 하나 이상의 프로세스 조건을 포함할 수 있다. 하나 이상의 프로세스 조건은, 이하와 같은 하나 이상의 프로세스 파라미터를 설정함으로써 수립된다. 에칭 프로세스 조성물의 각 구성성분의 유량을 설정; 플라즈마 처리 시스템 내의 압력을 설정; 기판을 지지하고 전기적으로 바이어스하는 기판 홀더 내의 하부 전극에 인가되는 제1 RF 신호에 대한 제1 무선 주파수(RF) 파워의 레벨을 설정; 하부 전극에, 또는 기판 상에서 하부 전극에 대향해 있는 소스 안테나 혹은 상부 전극에 인가되는 제2 RF 신호에 대한 제2 RF(또는 마이크로웨이브) 파워의 레벨을 설정; 플라즈마 처리 시스템에 대한 온도 조건을 설정; 기판 또는 기판 홀더에 대한 온도 조건을 설정; 에칭 시간을 설정; 및/또는 오버 에칭 시간을 설정. 마스크 제거 에칭 프로세스 동안에, 상기 프로세스 파라미터 중 어느 하나는 변경될 수 있다.
도 2j에 도시하는 바와 같이, 마스크 제거 에칭 프로세스의 실행 이후에, 절연 보호층(270)의 잔류부가 트렌치-비아 구조(200)의 측벽면(232)으로부터 선택적으로 제거될 수 있다. 일 실시형태에서, 트렌치-비아 구조(200)의 측벽면(232)으로부터의 절연 보호층(270)의 잔류부의 선택적인 제거는, 습식 세정 프로세스를 실행함으로써 이루어진다. 예컨대, 습식 세정 프로세스는, 묽은 HF 수용액과 같은 HF 용액 내에 SiOCl 함유 재료의 잔류부를 침지시키는 것을 포함할 수 있다.
일 실시형태에서, SiOCl 함유층을 형성하기 위한 증착 프로세스, 이방성 플라즈마 에칭 프로세스 및 마스크 제거 에칭 프로세스는, 동일한 플라즈마 처리 시스템 내에서 실행된다. 다른 실시형태에서, SiOCl 함유층을 형성하기 위한 증착 프로세스, 이방성 플라즈마 에칭 프로세스 및 마스크 제거 에칭 프로세스는, 별도의 플라즈마 처리 시스템 내에서 실행된다.
다른 실시형태에서, 트렌치-비아 구조의 형성 중에, SiOCl 함유 재료는 다른 단계 전 및/또는 후에 증착될 수 있다. 일례로서, 트렌치-비아 구조(300)의 비아 패턴(265) 내의 노출된 low-k 표면을 보호하기 위한 방법이, 도 3a 및 도 3b에 도시되어 있다. 도 3a에 도시하는 바와 같이, 비아 패턴(265)을 전사한 후, 그리고 low-k 절연층(230)으로 트렌치 패턴(260)을 전사하기 전에, 트렌치-비아 구조(300) 내의 비아 패턴(265)의 노출면에 비아 절연 보호층(370)을 형성하도록 임시 SiOCl 함유층을 증착할 수 있다. 임시 SiOCl 함유층의 증착 직후 및 제2 리소그래픽 마스크층(255)의 제거 직전에, 임시 SiOCl 함유층의 적어도 일부를 트렌치-비아 구조(300)의 적어도 하나의 표면으로부터 이방성 제거하도록 하나 이상의 에칭 프로세스가 실행될 수 있다. 이후, 도 3b에 도시한 바와 같이, 제2 리소그래픽 마스크층(255)이 제거될 수 있다.
또 다른 실시형태에서, 패턴 전사 프로세스 중에, SiOCl 함유 재료는 복수의 단계에서 전사될 수 있다. 특히, 트렌치 패턴(260) 및/또는 비아 패턴(265)의 전사는 별도의 에칭 단계에서 실행될 수 있고, SiOCl 함유층의 주기적인 형성 및 SiOCl 함유층의 적어도 일부의 선택적인 이방성 제거는, 별도의 에칭 단계의 적어도 하나의 연속적인 시퀀스 사이에 삽입되며, 가능하다면 트렌치-비아 구조의 측벽면(232)이 충분히 보호되기까지, 복수 사이클, 예컨대 2 이상의 사이클이 반복된다.
일례로서, 트렌치-비아 구조(400)의 비아 패턴(260) 내의 노출된 low-k 표면을 보호하기 위한 방법을 설명한다. 상기 방법은 도 4a 내지 도 4c에 도해적으로 예시되어 있다. 도 4a에 도시하는 바와 같이, 트렌치-비아 구조(400)의 적어도 초기 단계를 형성하도록 하나 이상의 에칭 프로세스를 이용하여, 트렌치 패턴(260)은 제2 하드 마스크층(242)으로부터 제1 하드 마스크층(244)을 통과하여 low-k 절연층(230)으로 부분적으로 전사된다. low-k 절연층(230)에의 트렌치 패턴(260)의 전사를 위한 초기 단계는, 트렌치-비아 구조(400)에 대해 정해진 소정의 깊이 미만인 제1 트렌치 깊이로 실행될 수 있다. 제1 트렌치 깊이에서, 중간 SiOCl 함유층은 제1 절연 보호층(470A)을 형성하도록 트렌치-비아 구조(400)의 노출면 상에 증착된다.
이후, 도 4b에 도시하는 바와 같이, 하나 이상의 추가 에칭 프로세스를 이용하여 트렌치 패턴(260)을 low-k 절연층(230)에 보다 깊게 전개시킨다. low-k 절연층(230)에의 트렌치 패턴(260)의 전사를 위한 다음 단계는, 트렌치-비아 구조(400)에 대해 정해진 소정의 깊이 이하인 제2 트렌치 깊이로 실행될 수 있다. 도 4b에 도시하는 바와 같이, 하나 이상의 추가 에칭 프로세스 중에, 잔여 절연 보호층(470B)을 남기도록, 제1 절연 보호층(470A)을 제2 하드 마스크층(442)으로부터 적어도 부분적으로 제거하고, low-k 절연층(230)의 트렌치-비아 구조(400)의 측벽면(232)을 따라 가능한 얇게 만든다. 전개 트렌치-비아 구조(400)의 측벽 상의 잔여 절연 보호층(470B)의 존재는, 하나 이상의 추가 에칭 프로세스의 에칭 케미스트리, 예컨대 플라즈마 케미스트리와 low-k 절연층(230)의 상호 작용을 감소시킬 수 있다.
다음에, 도 4c에 도시하는 바와 같이, 다른 SiOCl 함유층은 트렌치-비아 구조(400)의 노출면 상에 제2 절연 보호층(470C)을 형성하도록 증착될 수 있다. low-k 절연층(230)에 및 이를 통과하게, 트렌치-비아 구조(400)를 형성하는 중에 실행되는 도 4a 내지 도 4c에 도시된 각 단계의 시퀀스, 즉 에칭-증착-에칭-증착(등) 스킴은, 전개 트렌치-비아 구조(400)의 측벽을 보호할 수 있고, 따라서 low-k 절연층(230)과 에칭 케미스트리 사이의 상호 작용을 제한한다. 제한된 상호 작용은 low-k 절연층(230)에 대한 데미지를 감소시킬 수 있다. 트렌치 패터닝의 맥락에서 설명되었지만, 에칭-증착 시퀀스는 비아 패터닝 중에 실행될 수도 있다.
상기의 다양한 실시형태에 따라, SiOCl 함유층을 형성하기 위한 증착 프로세스, 이방성 플라즈마 에칭 프로세스 및 마스크 제거 에칭 프로세스 중 임의의 하나를 실행하기 위한 하나 이상의 방법은, 도 5 내지 도 11에 예시되어 있고, 후술하는 플라즈마 처리 시스템 중 임의의 하나에서 실행될 수 있다.
일 실시형태에 따르면, 앞서 알아본 프로세스 조건을 실행하도록 구성된 플라즈마 처리 시스템(500)이 도 5에 도시되며, 이 플라즈마 처리 시스템은 플라즈마 처리 챔버(510), 처리 대상 기판(525)이 부착되는 기판 홀더(520) 및 진공 펌핑 시스템(550)을 포함한다. 기판(525)은 반도체 기판, 웨이퍼, 평판 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 처리 챔버(510)는, 기판(525)의 표면 부근의 플라즈마 처리 영역(545)에 플라즈마가 용이하게 발생하도록 구성될 수 있다. 이온화 가능한 가스 또는 프로세스 가스의 혼합물은 가스 분배 시스템(540)을 거쳐 도입된다. 프로세스 가스의 소정의 유동에 대해, 프로세스 압력은 진공 펌핑 시스템(550)을 이용하여 조정된다. 플라즈마는 소정의 재료 프로세스의 고유의 재료를 생성하고, 및/또는 기판(525)의 노출면으로부터의 재료의 제거를 보조하는 데 이용될 수 있다. 플라즈마 처리 시스템(500)은 200 mm 기판, 300 mm 기판 또는 이보다 큰 기판과 같이, 임의의 원하는 크기의 기판을 처리하도록 구성될 수 있다.
기판(525)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예컨대, 정전 클램핑 시스템)과 같은 클램핑 시스템(528)을 통해 기판 홀더(520)에 부착될 수 있다. 또한, 기판 홀더(520)는, 기판 홀더(520) 및 기판(525)의 온도를 조정 및/또는 제어하도록 구성된 가열 시스템(도시 생략) 또는 냉각 시스템(도시 생략)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은, 냉각시 기판 홀더(520)로부터 열을 받고, 열 교환기 시스템(도시 생략)으로 열을 전달하거나, 또는 가열시 열 교환기 시스템으로부터 기판 홀더(520)로 열을 전달하는 열전달 유체의 재순환 유동을 구비할 수 있다. 다른 실시형태에서, 저항성 가열 소자와 같은 가열/냉각 소자 또는 열전(thermo-electric) 가열기/냉각기는 플라즈마 처리 챔버(510)의 챔버 벽 및 플라즈마 처리 시스템(500) 내의 다른 구성요소뿐만 아니라, 기판 홀더(520) 내에 포함될 수 있다.
또한, 열전달 가스는 기판(525)과 기판 홀더(520) 사이의 가스-갭 열전도율을 개선하기 위해, 이면 가스 공급 시스템(526)을 거쳐 기판(525)의 이면으로 이송될 수 있다. 이러한 시스템은 상승 또는 감소된 온도로 기판의 온도 제어가 요구될 때 이용될 수 있다. 예컨대, 이면 가스 공급 시스템은, 2구역 가스 분배 시스템을 구비할 수 있으며, 이 경우 헬륨 가스-갭 압력은 기판(525)의 중심과 에지 사이에서 독립적으로 변화될 수 있다.
도 5에 도시된 실시형태에서, 기판 홀더(520)는 전극(522)을 구비할 수 있으며, 이 전극을 통하여 RF 파워는 플라즈마 처리 영역(545) 내의 처리 플라즈마에 연결된다. 예컨대, 기판 홀더(520)는, 선택적인 임피던스 정합 네트워크(532)를 통한 RF 발생기(530)로부터 기판 홀더(520)의 RF 파워의 전달을 통하여, RF 전압으로 전기적으로 바이어스될 수 있다. RF 전기 바이어스는, 플라즈마를 형성하고 유지하기 위해 전자를 가열하는 역할을 할 수 있다. 이 구성에서, 시스템은, 반응성 이온 에칭(RIE) 반응기로서 동작할 수 있으며, 챔버 및 상부 가스 주입 전극은 접지면의 역할을 한다. RF 바이어스의 통상적인 주파수는, 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 플라즈마 처리를 위한 RF 시스템은 당업자에게 잘 알려져 있다.
또한, RF 전압에서 전극(522)의 전기 바이어스는, 펄스 바이어스 신호 제어기(531)를 이용하여 펄스화될 수 있다. 예컨대, RF 발생기(530)로부터의 RF 파워 출력은, 오프 상태와 온 상태 사이에서 펄스화될 수 있다.
별법으로, RF 파워는 복수의 주파수로 기판 홀더 전극에 인가된다. 또한, 임피던스 정합 네트워크(532)는 반사된 파워를 감소시킴으로써 플라즈마 처리 챔버(510) 내의 플라즈마에의 RF 파워의 전달을 개선할 수 있다. 정합 네트워크 토폴로지(예컨대, L형, π형, T형 등) 및 자동 제어 방법은 당업자에게 잘 알려져 있다.
가스 분배 시스템(540)은, 프로세스 가스의 혼합물을 도입하기 위한 샤워헤드 설계를 구비할 수 있다. 별법으로, 가스 분배 시스템(540)은, 프로세스 가스의 혼합물을 도입하고 기판(525) 상의 프로세스 가스의 혼합물의 분포를 조정하기 위한 다구역 샤워헤드 설계를 구비할 수 있다. 예컨대, 다구역 샤워헤드 설계는, 기판(525) 상의 실질적인 중심 영역으로의 프로세스 가스 유량 또는 프로세스 가스 조성에 대하여, 기판(525) 상의 실질적인 외주 영역으로의 프로세스 가스 유량 또는 프로세스 가스 조성을 조정하도록 구성될 수 있다.
진공 펌핑 시스템(550)은, 초당 약 5000리터(및 그 이상)까지의 펌핑 속도가 가능한 터보-분자 진공 펌프(TMP) 및 챔버 압력을 조절하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭에 이용되는 종래의 플라즈마 처리 장치에 있어서, 초당 1000리터 내지 3000리터의 TMP가 사용될 수 있다. TMP는 저압 처리, 통상적으로 50 mTorr 미만의 처리용으로 유용하다. 고압 처리(즉, 100 mTorr 초과)에는, 기계식 부스터 펌프 및 건식 러핑 펌프가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 장치(도시 생략)가 플라즈마 처리 챔버(510)에 연결될 수 있다.
제어부(555)는, 마이크로프로세서, 메모리, 디지털 I/O 포트를 포함하며, 이 디지털 I/O 포트는 플라즈마 처리 시스템(500)으로부터의 출력을 모니터링할 뿐만 아니라, 플라즈마 처리 시스템(500)으로의 입력을 통신 및 활성화시키는 데 충분한 제어 전압을 발생시킬 수 있다. 또한, 제어부(555)는, 기판 가열/냉각 시스템(도시 생략), 이면 가스 공급 시스템(526) 및/또는 정전 클램핑 시스템(528)뿐만 아니라, RF 발생기(530), 펄스 바이어스 신호 제어기(531), 임피던스 정합 네트워크(532), 가스 분배 시스템(540), 진공 펌핑 시스템(550)과 연결될 수 있으며, 정보를 교환할 수 있다. 예컨대, 메모리에 저장된 프로그램은, 기판(525) 상에서 플라즈마 에칭 프로세스와 같은 플라즈마 지원 프로세스를 실행하기 위해, 프로세스 레시피에 따라, 플라즈마 처리 시스템(500)의 전술한 구성요소에 대한 입력을 활성화시키는 데 이용될 수 있다.
제어부(555)는, 플라즈마 처리 시스템(500)에 대해 근거리에 위치될 수 있으며, 또는 플라즈마 처리 시스템(500)에 대해 원거리에 위치될 수 있다. 예컨대, 제어부(555)는 직접 접속, 인트라넷, 및/또는 인터넷을 이용하여 플라즈마 처리 시스템(500)과 데이터를 교환할 수 있다. 제어부(555)는, 예컨대 고객 측(즉, 장치 메이커 등)에서 인트라넷에 연결될 수 있고, 또는 예컨대 판매자 측(즉, 기기 제조업체)에서 인트라넷에 연결될 수 있다. 별법으로 또는 추가적으로, 제어부(555)는 인터넷에 연결될 수 있다. 또한, 다른 컴퓨터(즉, 제어부, 서버 등)가 직접 접속, 인트라넷, 및/또는 인터넷을 거쳐 데이터를 교환하도록 제어부(555)에 액세스할 수 있다.
도 6에 도시된 실시형태에서, 플라즈마 처리 시스템(600)은 도 5의 실시형태와 유사할 수 있으며, 도 5를 참조하여 설명된 구성요소에 더해, 플라즈마 밀도를 잠재적으로 증대시키거나 및/또는 플라즈마 처리 균일성을 개선하기 위해, 고정식 또는 기계식 혹은 전기식 회전 자계 시스템(660) 중 어느 하나를 더 구비할 수 있다. 또한, 제어부(555)는, 회전 속도 및 필드의 세기를 조절하기 위해 자계 시스템(660)에 연결될 수 있다. 회전 자계의 설계 및 구현은 당업자에게 잘 알려져 있다.
도 7에 도시된 실시형태에서, 플라즈마 처리 시스템(700)은 도 5 또는 도 6의 실시형태와 유사할 수 있으며, RF 파워가 RF 발생기(772)로부터 선택적인 임피던스 정합 네트워크(774)를 통하여 연결될 수 있는 상부 전극(770)을 더 구비할 수 있다. 상부 전극으로의 RF 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 200 MHz의 범위일 수 있다. 또한, 하부 전극으로의 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 또한, 제어부(555)는, 상부 전극(770)으로의 RF 파워의 인가를 제어하기 위해, RF 발생기(772) 및 임피던스 정합 네트워크(774)에 연결된다. 상부 전극의 설계 및 구현은 당업자에게 잘 알려져 있다. 상부 전극(770) 및 가스 분배 시스템(540)은 도시하는 바와 같이, 동일한 챔버 조립체 내에 설계될 수 있다. 별법으로, 상부 전극(770)은 기판(525) 상의 플라즈마에 연결된 RF 파워 분배 조정용 다구역 전극 설계를 구비할 수 있다. 예컨대, 상부 전극(770)은 중심 전극과 에지 전극으로 분할될 수 있다.
도 8에 도시된 실시형태에서, 플라즈마 처리 시스템(800)은 도 7의 실시형태와 유사할 수 있으며, 기판(525)에 대향하는 상부 전극(770)에 연결된 직류(DC) 전원(890)을 더 구비할 수 있다. 상부 전극(770)은 전극판을 구비할 수 있다. 전극판은 실리콘 함유 전극판을 구비할 수 있다. 또한, 전극판은 도핑된 실리콘 함유 전극판을 구비할 수 있다. DC 전원(890)은 가변 DC 전원을 포함할 수 있다. 또한, DC 전원(890)은 바이폴라 DC 전원을 포함할 수 있다. DC 전원(890)은, DC 전원(890)의 극성, 전류, 전압, 또는 온/오프 상태의 모니터링, 조정, 제어 중 적어도 하나를 실행하도록 구성된 시스템을 더 포함할 수 있다. 일단 플라즈마가 형성되면, DC 전원(890)은 충격 전자 빔의 형성을 용이하게 한다. 전기 필터(도시 생략)는, DC 전원(890)으로부터 RF 파워를 단절시키는 데 이용될 수 있다.
예컨대, DC 전원(890)에 의해 상부 전극(770)에 인가되는 DC 전압은, 대략 -2000 V(볼트) 내지 대략 1000 V의 범위일 수 있다. 바람직하게는, DC 전압의 절대값은 대략 100 V 이상의 값을 가지며, 보다 바람직하게는, DC 전압의 절대값은 대략 500 V 이상의 값을 가진다. 또한, DC 전압은 음 극성을 가지는 것이 바람직하다. 또한, DC 전압은 상부 전극(770)의 표면 상에 발생되는 자기 바이어스 전압보다 큰 절대값을 가지는 음 전압인 것이 바람직하다. 기판 홀더(520)와 마주보는 상부 전극(770)의 표면은, 실리콘 함유 재료로 구성될 수 있다.
도 9에 도시된 실시형태에서, 플라즈마 처리 시스템(900)은 도 5 및 도 6의 실시형태와 유사할 수 있으며, RF 파워가 선택적인 임피던스 정합 네트워크(984)를 통하여 RF 발생기(982)를 거쳐 연결되는 유도 코일(980)을 더 구비할 수 있다. RF 파워는 유전체창(도시 생략)을 통하여 유도 코일(980)로부터 플라즈마 처리 영역(545)에 유도 결합된다. 유도 코일(980)로의 RF 파워의 인가를 위한 주파수는 약 10 MHz 내지 약 100 MHz의 범위일 수 있다. 마찬가지로, 척 전극으로의 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 추가로, 슬롯형 페러데이 실드(도시 생략)는 플라즈마 처리 영역(545)에서 유도 코일(980)과 플라즈마 사이의 용량 결합을 감소시키기 위해 사용될 수 있다. 또한, 제어부(555)는 유도 코일(980)로의 파워의 인가를 제어하기 위해 RF 발생기(982) 및 임피던스 정합 네트워크(984)에 연결될 수 있다.
다른 실시형태에서, 도 10에 도시하는 바와 같이, 플라즈마 처리 시스템(1000)은 도 9의 실시형태와 유사할 수 있으며, 변압기 결합형 플라즈마(TCP) 반응기에서와 같이 위에서부터 플라즈마 처리 영역(545)과 연통되는 "나선형" 코일 또는 "팬케이크형" 코일인 유도 코일(1080)을 더 구비할 수 있다. 유도 결합형 플라즈마(ICP) 소스 또는 변압기 결합형 플라즈마(TCP) 소스의 설계 및 실행은 당업자에게 잘 알려져 있다.
별법으로, 플라즈마는 전자 사이클로트론 공진(ECR)을 이용하여 형성될 수 있다. 또 다른 실시형태에서, 플라즈마는 헬리콘 파동의 개시로부터 형성된다. 또 다른 실시형태에서, 플라즈마는 전파하는 표면파로부터 형성된다. 전술한 각 플라즈마 소스는 당업자에게 잘 알려져 있다.
도 11에 도시된 실시형태에 있어서, 플라즈마 처리 시스템(1100)은 도 5의 실시형태와 유사할 수 있으며, 표면파 플라즈마(SWP) 소스(1130)를 더 구비할 수 있다. SWP 소스(1130)는 방사형 라인 슬롯 안테나(RLSA)와 같은 슬롯 안테나를 포함할 수 있으며, 마이크로파 파워는 파워 커플링 시스템(1190)을 거쳐 상기 슬롯 안테나에 연결된다.
본 발명의 특정 실시형태만을 상세히 전술하였지만, 당업자라면 본 발명의 새로운 교시 및 이점에서 실질적으로 벗어나지 않으면서, 상기 특정 실시형태에 다양한 변형을 실시할 수 있음을 쉽게 이해할 수 있다. 따라서, 그러한 모든 변형은 본 발명의 범위에 포함되는 것으로 의도된다.

Claims (20)

  1. 하드 마스크를 제거하기 위한 방법으로서,
    하나 이상의 에칭 프로세스를 이용하여 기판 상의 low-k 절연층에 트렌치-비아 구조를 형성하고, 상기 low-k 절연층을 덮는 하드 마스크층을 형성하는 단계;
    절연 보호층을 형성하도록 상기 트렌치-비아 구조의 노출면 상에 SiOCl 함유층을 증착하는 단계;
    상기 SiOCl 함유층의 적어도 일부를 상기 트렌치-비아 구조의 적어도 하나의 표면으로부터 이방성 제거하도록, 하나 이상의 에칭 프로세스를 실행하는 단계; 및
    마스크 제거 에칭 프로세스를 이용하여 상기 하드 마스크층을 제거하는 단계
    를 포함하는 것인 하드 마스크 제거 방법.
  2. 제1항에 있어서, 상기 SiOCl 함유층을 증착하는 단계는, Si, Cl 및 O를 함유하는 환경 내에서 기상 증착 프로세스를 실행하는 것을 포함하는 것인 하드 마스크 제거 방법.
  3. 제1항에 있어서, 상기 SiOCl 함유층을 증착하는 단계는, 초기 구성재료로서 SiCl4 및 O2를 함유하는 프로세스 조성물을 이용하여 플라즈마를 발생시키는 것을 포함하는 플라즈마 지원 증착 프로세스를 실행하는 것을 포함하는 것인 하드 마스크 제거 방법.
  4. 제3항에 있어서, 상기 플라즈마 지원 증착 프로세스는, 상기 기판이 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 제외시키는 것인 하드 마스크 제거 방법.
  5. 제3항에 있어서, 상기 기판의 온도는, 0℃ 내지 100℃의 범위인 것인 하드 마스크 제거 방법.
  6. 제3항에 있어서, 상기 SiOCl 함유층을 증착하는 단계는, 상기 마스크 제거 에칭 프로세스에 대한 상기 SiOCl 함유층의 에칭 저항성을 증대시키도록, 상기 플라즈마 지원 증착 프로세스의 적어도 하나의 프로세스 파라미터를 조정하는 것을 포함하는 것인 하드 마스크 제거 방법.
  7. 제1항에 있어서, 상기 SiOCl 함유층을 증착하는 단계는, SiCl4 및 H2O에 상기 기판을 노출시키고, 상기 기판을 가열하는 것을 포함하는 것인 하드 마스크 제거 방법.
  8. 제1항에 있어서, 상기 SiOCl 함유층의 적어도 일부를 이방성 제거하도록 하나 이상의 에칭 프로세스를 실행하는 단계는, 초기 구성재료로서 CxFy 함유 가스 및 희가스를 함유하는 에칭 프로세스 조성물로 플라즈마를 발생시키는 것을 포함하는 플라즈마 에칭 프로세스를 이용하는 것을 포함하고,
    상기 x 및 상기 y는 1 이상의 수인 것인 하드 마스크 제거 방법.
  9. 제8항에 있어서, 상기 플라즈마 에칭 프로세스는, 상기 기판이 놓이는 기판 홀더에 무선 주파수(RF) 바이어스를 인가하는 것을 포함하는 것인 하드 마스크 제거 방법.
  10. 제1항에 있어서, 상기 하드 마스크층은 금속 하드 마스크층을 포함하는 것인 하드 마스크 제거 방법.
  11. 제1항에 있어서, 상기 하드 마스크층은 TiN을 포함하는 것인 하드 마스크 제거 방법.
  12. 제1항에 있어서, 상기 마스크 제거 에칭 프로세스는, F를 함유하는 에칭 프로세스 조성물로 플라즈마를 발생시키는 것을 포함하는 플라즈마 에칭 프로세스를 포함하는 것인 하드 마스크 제거 방법.
  13. 제1항에 있어서, 상기 트렌치-비아 구조로부터 상기 절연 보호층의 임의의 잔여부를 선택적으로 제거하는 것을 더 포함하는 것인 하드 마스크 제거 방법.
  14. 제13항에 있어서, 상기 트렌치-비아 구조로부터 상기 절연 보호층의 상기 잔여부를 선택적으로 제거하는 것은, 습식 세정 프로세스를 실행하는 것을 포함하는 것인 하드 마스크 제거 방법.
  15. 제13항에 있어서, 상기 트렌치-비아 구조로부터 상기 절연 보호층의 상기 잔여부를 상기 선택적으로 제거하는 것은, HF 수용액 내에 상기 절연 보호층의 상기 잔여부를 침지시키는 것을 포함하는 것인 하드 마스크 제거 방법.
  16. 제1항에 있어서, 상기 기판 상의 상기 low-k 절연층에 상기 트렌치-비아 구조를 형성하는 것은,
    기판 상에 형성된 상기 low-k 절연층, 상기 low-k 절연층 위에 놓이는 제1 하드 마스크층 및 상기 제1 하드 마스크층 위에 놓이는 제2 하드 마스크층을 갖는 상기 기판을 수용하고;
    트렌치 패턴이 형성된 제1 리소그래픽 마스크층을 상기 제2 하드 마스크층 상에 마련하며;
    상기 제2 하드 마스크층에는 상기 트렌치 패턴을 전사하고, 상기 제1 하드 마스크층에서는 상기 전사를 정지하며;
    상기 제1 리소그래픽 마스크층을 제거하고;
    비아 패턴이 형성된 제2 리소그래픽 마스크층을 상기 제2 하드 마스크층 상에 마련하며;
    상기 제1 하드 마스크층을 통과하고, 상기 low-k 절연층을 적어도 부분적으로 통과하게 상기 비아 패턴을 전사하며;
    상기 제2 리소그래픽 마스크층을 제거하고; 및
    상기 제2 하드 마스크층의 상기 트렌치 패턴을 상기 제1 하드 마스크층을 통과하게 전사하며, 상기 low-k 절연층에 정해진 깊이로 전사하여 트렌치-비아 구조를 형성하는 것을 포함하는 것인 하드 마스크 제거 방법.
  17. 제16항에 있어서, 상기 제2 하드 마스크층은 금속을 함유하는 것인 하드 마스크 제거 방법.
  18. 제16항에 있어서, 상기 비아 패턴을 전사하고, 상기 제2 리소그래픽 마스크층의 제거 전에, 임시 SiOCl 함유층을 상기 트렌치-비아 구조 내의 상기 비아 패턴의 노출면에 비아 절연 보호층을 형성하도록 증착시키는 것을 더 포함하는 것인 하드 마스크 제거 방법.
  19. 제18항에 있어서, 상기 임시 SiOCl 함유층의 증착 직후 및 상기 제2 리소그래픽 마스크층의 제거 직전에, 상기 임시 SiOCl 함유층의 적어도 일부를 상기 트렌치-비아 구조의 적어도 하나의 표면으로부터 이방성 제거하도록 하나 이상의 에칭 프로세스를 실행하는 것을 더 포함하는 것인 하드 마스크 제거 방법.
  20. 제16항에 있어서, 상기 트렌치 패턴을 전사하는 것은,
    상기 제2 하드 마스크층의 상기 트렌치 패턴을 상기 제1 하드 마스크층을 통과하게 전사하고, 상기 정해진 깊이 미만인 제1 트렌치 깊이로 상기 low-k 절연층에 전사하며;
    제1 절연 보호층을 형성하도록 상기 트렌치-비아 구조의 노출면 상에 중간 SiOCl 함유층을 증착하고; 및
    상기 정해진 깊이 이하인 제2 트렌치 깊이로 상기 low-k 절연층에 상기 트렌치 패턴을 더 전사하는 것을 포함하는 것인 하드 마스크 제거 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2717296B1 (en) * 2012-10-02 2016-08-31 Imec Etching of block-copolymers
US8809185B1 (en) * 2013-07-29 2014-08-19 Tokyo Electron Limited Dry etching method for metallization pattern profiling
WO2015047255A1 (en) 2013-09-25 2015-04-02 Intel Corporation Sacrificial material for stripping masking layers
US9613852B2 (en) * 2014-03-21 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9257298B2 (en) * 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process
US9646854B2 (en) * 2014-03-28 2017-05-09 Intel Corporation Embedded circuit patterning feature selective electroless copper plating
TWI598958B (zh) * 2014-08-05 2017-09-11 東京威力科創股份有限公司 微電子基板上之乾硬式遮罩的移除方法
US9252051B1 (en) 2014-11-13 2016-02-02 International Business Machines Corporation Method for top oxide rounding with protection of patterned features
KR102271239B1 (ko) 2015-03-23 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9373543B1 (en) * 2015-10-06 2016-06-21 Globalfoundries Inc. Forming interconnect features with reduced sidewall tapering
US9837394B2 (en) * 2015-12-02 2017-12-05 International Business Machines Corporation Self-aligned three dimensional chip stack and method for making the same
US10340177B2 (en) * 2016-02-19 2019-07-02 Globalfoundries Inc. Devices and methods of reducing damage during BEOL M1 integration
US10002773B2 (en) 2016-10-11 2018-06-19 Lam Research Corporation Method for selectively etching silicon oxide with respect to an organic mask
CN108231659B (zh) * 2016-12-15 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
US10068815B2 (en) 2016-12-22 2018-09-04 Globalfoundries Inc. Test structure for testing via resistance and method
US11121027B2 (en) 2017-12-08 2021-09-14 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10964587B2 (en) * 2018-05-21 2021-03-30 Tokyo Electron Limited Atomic layer deposition for low-K trench protection during etch
US11164781B2 (en) * 2018-07-11 2021-11-02 Tokyo Electron Limited ALD (atomic layer deposition) liner for via profile control and related applications

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
US5618379A (en) * 1991-04-01 1997-04-08 International Business Machines Corporation Selective deposition process
US5552344A (en) * 1995-11-16 1996-09-03 Taiwan Semiconductor Manufacturing Company Non-etchback self-aligned via size reduction method employing ozone assisted chemical vapor deposited silicon oxide
US5661093A (en) * 1996-09-12 1997-08-26 Applied Materials, Inc. Method for the stabilization of halogen-doped films through the use of multiple sealing layers
JP2002510878A (ja) * 1998-04-02 2002-04-09 アプライド マテリアルズ インコーポレイテッド 低ｋ誘電体をエッチングする方法
US6271153B1 (en) * 1998-07-22 2001-08-07 Micron Technology, Inc. Semiconductor processing method and trench isolation method
US6149779A (en) * 1998-11-03 2000-11-21 Novellus Systems, Inc. Low-k BSG gap fill process using HDP
US6207544B1 (en) 1998-12-09 2001-03-27 Advanced Micro Devices, Inc. Method of fabricating ultra thin nitride spacers and device incorporating same
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
US6242334B1 (en) 1999-03-23 2001-06-05 United Microelectronics Corp. Multi-step spacer formation of semiconductor devices
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6150234A (en) * 1999-12-16 2000-11-21 Vlsi Technology, Inc. Trench-diffusion corner rounding in a shallow-trench (STI) process
US6277700B1 (en) 2000-01-11 2001-08-21 Chartered Semiconductor Manufacturing Ltd. High selective nitride spacer etch with high ratio of spacer width to deposited nitride thickness
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US7494927B2 (en) * 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US6261913B1 (en) 2000-08-23 2001-07-17 Micron Technology, Inc. Method for using thin spacers and oxidation in gate oxides
US6475929B1 (en) * 2001-02-01 2002-11-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant
US6838392B1 (en) * 2002-03-15 2005-01-04 Cypress Semiconductor Corporation Methods of forming semiconductor structures, and articles and devices formed thereby
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
JP2004119950A (ja) * 2002-09-30 2004-04-15 Sony Corp 半導体装置の製造方法
US7005390B2 (en) * 2002-10-09 2006-02-28 Intel Corporation Replenishment of surface carbon and surface passivation of low-k porous silicon-based dielectric materials
US7531679B2 (en) * 2002-11-14 2009-05-12 Advanced Technology Materials, Inc. Composition and method for low temperature deposition of silicon-containing films such as films including silicon nitride, silicon dioxide and/or silicon-oxynitride
US6731006B1 (en) * 2002-12-20 2004-05-04 Advanced Micro Devices, Inc. Doped copper interconnects using laser thermal annealing
US6767825B1 (en) * 2003-02-03 2004-07-27 United Microelectronics Corporation Etching process for forming damascene structure of the semiconductor
US6838396B2 (en) 2003-03-28 2005-01-04 International Business Machines Corporation Bilayer ultra-thin gate dielectric and process for semiconductor metal contamination reduction
US6972253B2 (en) * 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
US7553769B2 (en) 2003-10-10 2009-06-30 Tokyo Electron Limited Method for treating a dielectric film
DE10355575B4 (de) 2003-11-28 2010-01-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
US7071117B2 (en) 2004-02-27 2006-07-04 Micron Technology, Inc. Semiconductor devices and methods for depositing a dielectric film
US7078350B2 (en) * 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US20060024953A1 (en) * 2004-07-29 2006-02-02 Papa Rao Satyavolu S Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
US20060024954A1 (en) * 2004-08-02 2006-02-02 Zhen-Cheng Wu Copper damascene barrier and capping layer
US7282802B2 (en) * 2004-10-14 2007-10-16 International Business Machines Corporation Modified via bottom structure for reliability enhancement
US20060115981A1 (en) 2004-12-01 2006-06-01 Jyu-Horng Shieh Forming a dual damascene structure without ashing-damaged ultra-low-k intermetal dielectric
US7256121B2 (en) * 2004-12-02 2007-08-14 Texas Instruments Incorporated Contact resistance reduction by new barrier stack process
US7285853B2 (en) * 2005-02-17 2007-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same
US7265015B2 (en) * 2005-06-30 2007-09-04 Promos Technologies Inc. Use of chlorine to fabricate trench dielectric in integrated circuits
KR100679822B1 (ko) * 2005-12-14 2007-02-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7393788B2 (en) 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US7828987B2 (en) * 2006-03-20 2010-11-09 Applied Materials, Inc. Organic BARC etch process capable of use in the formation of low K dual damascene integrated circuits
US7795148B2 (en) 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US7723237B2 (en) 2006-12-15 2010-05-25 Tokyo Electron Limited Method for selective removal of damaged multi-stack bilayer films
JP4818140B2 (ja) * 2007-01-31 2011-11-16 東京エレクトロン株式会社 基板の処理方法及び基板処理装置
JP4437301B2 (ja) * 2007-02-28 2010-03-24 エルピーダメモリ株式会社 半導体装置の製造方法
JP4389962B2 (ja) * 2007-04-26 2009-12-24 ソニー株式会社 半導体装置、電子機器、および半導体装置の製造方法
CN101675505B (zh) * 2007-05-03 2012-11-21 朗姆研究公司 硬掩模开口以及利用硬掩模开口的蚀刻形貌控制
KR101593352B1 (ko) * 2007-06-28 2016-02-15 인티그리스, 인코포레이티드 이산화규소 간극 충전용 전구체
US7741224B2 (en) 2007-07-11 2010-06-22 Texas Instruments Incorporated Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
JP5119832B2 (ja) * 2007-09-27 2013-01-16 富士通株式会社 界面ラフネス緩和膜、配線層、半導体装置および半導体装置の製造方法
US8354347B2 (en) 2007-12-11 2013-01-15 Globalfoundries Singapore Pte. Ltd. Method of forming high-k dielectric stop layer for contact hole opening
US7892968B2 (en) * 2008-01-21 2011-02-22 International Business Machines Corporation Via gouging methods and related semiconductor structure
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
US20100062592A1 (en) 2008-09-09 2010-03-11 Tokyo Electron Limited Method for forming gate spacers for semiconductor devices
US8236700B2 (en) * 2009-08-17 2012-08-07 Tokyo Electron Limited Method for patterning an ARC layer using SF6 and a hydrocarbon gas
KR20120092184A (ko) 2009-12-07 2012-08-20 어플라이드 머티어리얼스, 인코포레이티드 도핑된 영역을 세정하고 도핑된 영역 위에 음으로 대전된 패시베이션 층을 형성하는 방법
US20120098088A1 (en) * 2010-10-21 2012-04-26 Nanya Technology Corp. Method of forming isolation structure and semiconductor device with the isolation structure

Also Published As

Publication number Publication date
TWI495010B (zh) 2015-08-01
US8551877B2 (en) 2013-10-08
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