KR20200111117A - 완전 자가 정렬 비아(fsav) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(beol) 상호연결 - Google Patents

완전 자가 정렬 비아(fsav) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(beol) 상호연결 Download PDF

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히로카즈 아이자와
가오루 마에카와
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도쿄엘렉트론가부시키가이샤
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Abstract

완전 자가 정렬 비아(FSAV) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(BEOL) 상호연결을 위한 시스템들 및 방법들의 실시예들. 실시예에서, 방법은 기판의 표면 상에 형성된 패터닝된 구조물을 갖는 기판을 수용하는 단계를 포함한다. 방법은 또한, 패터닝된 구조물의 제 1 영역에 제 1 상호연결 재료를 퇴적하는 단계를 포함할 수 있다. 그러한 방법들은 또한, 패터닝된 구조물의 제 2 영역에 제 2 상호연결 재료를 퇴적하는 단계 - 제 1 상호연결 재료는 제 2 상호연결 재료와 상이하며, 제 1 영역 및 제 2 영역은 패터닝된 구조물들의 공통층을 포함함 - 를 포함할 수 있다.

Description

완전 자가 정렬 비아(FSAV) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(BEOL) 상호연결{SEMICONDUCTOR BACK END OF LINE (BEOL) INTERCONNECT USING MULTIPLE MATERIALS IN A FULLY SELF-ALIGNED VIA (FSAV) PROCESS}
본 발명은 기판 프로세싱을 위한 시스템들 및 방법들, 더 구체적으로 완전 자가 정렬 비아(fully self-aligned via; FSAV) 프로세스에서의 복수의 재료들을 사용하는 반도체 백 엔드 오브 라인(back end of line; BEOL) 상호연결을 위한 방법들 및 시스템들에 관한 것이다.
반도체 디바이스들 내의 더 작은 사이즈의 피처들이 탐구됨에 따라, 많은 물리적 및 프로세싱 도전과제들이 극복될 필요가 있다. 하나의 그러한 도전과제는, 통상적으로 비아들로 지칭되는 층간 상호연결 구조물(layer to layer interconnect structure)들의 형성과 함께 발생한다. 디바이스 풋프린트(device footprint)가 감소함에 따라, 필요되는 비아 폭 또한 축소되고 있지만, 모든 재료가 좁은 폭 비아들에 적합한 것은 아니다. 예를 들어, 디바이스 층 상호연결들을 위해 이전에 사용되었던 구리가 너무 높은 저항을 가질 수 있는 점이 주목되었다. 다른 재료들이 좁은 상호연결들에 더 적합할 수 있지만, 단일 BEOL층 상의 상호연결들 모두가 항상 좁은 사이즈의 상호연결들인 것은 아니다. 일부 더 넓은 상호연결들은 폭의 2배 또는 3배, 또는 그 이상일 수 있다. 불행히도, 좁은 상호연결들에 적합한 재료들이 더 넓은 상호연결들의 형성을 위해 사용될 때 갭들 또는 다른 비균일성들이 발생할 수 있다는 점이 관찰되었다.
FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 시스템들 및 방법들의 실시예들. 실시예에서, 방법은 기판의 표면 상에 형성된 패터닝된 구조물을 갖는 기판을 수용하는 단계를 포함한다. 방법은 또한, 패터닝된 구조물의 제 1 영역에 제 1 상호연결 재료를 퇴적하는 단계를 포함할 수 있다. 그러한 방법들은 또한, 패터닝된 구조물의 제 2 영역에 제 2 상호연결 재료를 퇴적하는 단계 - 제 1 상호연결 재료는 제 2 상호연결 재료와 상이하며, 제 1 영역 및 제 2 영역은 패터닝된 구조물의 공통층을 포함함 - 를 포함할 수 있다.
본 명세서에 포함되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고, 위에 주어진 본 발명의 일반적인 설명 및 아래에 주어지는 상세한 설명과 함께, 본 발명을 설명하는 역할을 한다.
도 1은 반도체 프로세싱을 위한 반응성 이온 에칭(reactive ion etch; RIE) 툴의 일 실시예를 예시한다.
도 2는 반도체 디바이스 프로세싱을 위한 습식 에칭 툴의 일 실시예를 예시한다.
도 3은 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 방법의 일 실시예를 예시한다.
도 4는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 방법의 일 실시예를 예시한다.
도 5는 도 3 또는 도 4의 프로세스들의 제품의 실시예를 예시한다.
도 6a는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6b는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6c는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6d는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6e는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6f는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6g는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6h는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6i는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6j는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6k는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
도 6l은 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세싱 흐름에서의 프로세싱 단계의 일 실시예를 예시한다.
FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 방법들 및 시스템들이 제시된다. 그러나, 당업자는 다양한 실시예들이 특정 상세사항들 중 하나 이상 없이, 또는 다른 대체 및/또는 추가적 방법들, 재료들, 또는 컴포넌트들과 함께 실시될 수 있다는 점을 인식할 것이다. 다른 예시들에서, 잘 알려진 구조물들, 재료들, 또는 동작들은 본 발명의 다양한 실시예들의 양태들을 모호하게 하는 것을 방지하기 위해 상세히 도시되지 않거나 또는 설명되지 않는다.
유사하게, 설명의 목적들을 위해, 특정 개수들, 재료들, 및 구성들이 본 발명의 철저한 이해를 제공하도록 제시된다. 그럼에도 불구하고, 본 발명은 특정 상세사항들 없이 실시될 수 있다. 또한, 도면들에 도시된 다양한 실시예들이 예시적인 표현들이며 반드시 축척대로 도시되지는 않은 점이 이해되어야 한다. 도면들을 참조하면, 동일한 도면부호들은 전반적으로 동일한 부분들을 지칭한다.
"일 실시예" 또는 "실시예" 또는 그 변형들에 대한 본 명세서 전반에 걸친 참조는, 실시예와 관련하여 설명된 특정 피처, 구조물, 재료, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미하지만, 그들이 모든 실시예에 존재하는 것을 나타내는 것은 아니다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서의 "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 등장이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처들, 구조물들, 재료들, 또는 특징들이 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 다른 실시예들에서 다양한 추가적인 층들 및/또는 구조물들이 포함될 수 있고/있거나 설명된 피처들이 생략될 수 있다.
추가적으로, 달리 명시적으로 언급되지 않는 한, 단수 표현들이 “하나 이상”을 의미할 수 있다는 점이 이해되어야 한다.
다양한 동작들은 결국, 본 발명을 이해하는데 있어서 가장 도움이 되는 방식으로 다수의 별개의 동작들로서 설명될 것이다. 그러나, 설명의 순서는 이들 동작들이 필수적인 종속적 순서임을 암시하는 것으로 해석되지 않아야 한다. 특히, 이들 동작들은 제시의 순서대로 수행될 필요는 없다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명되는 동작들이 추가적인 실시예들에서 생략될 수 있다.
본원에서 사용되는 바와 같이, 용어 “기판”은 그 위에 재료들이 형성되는 기본 재료 또는 구성물을 의미하고 이들을 포함한다. 기판이 단일 재료, 상이한 재료들의 복수의 층들, 내부에 상이한 재료들 또는 상이한 구조물들의 영역들을 갖는 층 또는 층들 등을 포함할 수 있다는 점이 이해될 것이다. 이들 재료들은 반도체들, 절연체들, 컨덕터들, 또는 이들의 조합들을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 기본 반도체층, 하나 이상의 층을 갖는 금속 전극 또는 반도체 기판, 그 위에 형성되는 구조물들 또는 영역들일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 재료층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용되는 바와 같이, 용어 “벌크 기판”은 실리콘 웨이퍼들뿐만 아니라, 실리콘 온 사파이어(silicon-on-sapphire; "SOS") 기판들 및 실리콘 온 글래스(silicon-on-glass; "SOG") 기판들과 같은 실리콘 온 절연체(silicon-on-insulator; "SOI") 기판들, 기본 반도체 토대(foundation) 상의 실리콘의 에피택셜층들, 및 실리콘 게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물 및 인듐 인과 같은 다른 반도체 또는 광전자(optoelectronic) 재료들을 의미하고 이들을 포함한다. 기판은 도핑되거나 또는 도핑되지 않을 수 있다.
이제, 동일한 참조 번호들이 여러 도면들에 걸쳐 동일하거나 대응하는 부분들을 나타내는 도면들을 참조한다.
도 1은 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 시스템(100)의 실시예이다. 추가 실시예에서, 시스템은 도 3 내지 도 6l을 참조하여 설명되는 바와 같이 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 수행하도록 구성될 수 있다. 프로세싱 챔버(110), 프로세싱될 웨이퍼(125)가 그 위에 고정되는 기판 홀더(120), 및 진공 펌핑 시스템(150)을 포함하는, 위에서 식별된 프로세스 조건들을 수행하도록 구성된 에칭 및 플라즈마 지원 퇴적 시스템(100)이 도 1에 도시된다. 웨이퍼(125)는 반도체 기판, 웨이퍼, 평면 패널 디스플레이(flat panel display), 또는 액정 디스플레이일 수 있다. 프로세싱 챔버(110)는 웨이퍼(125)의 표면 부근에 있는 프로세싱 영역(145)의 에칭을 용이하게 하도록 구성될 수 있다. 이온화가능 가스(ionizable gas) 또는 프로세스 가스들의 혼합물이 가스 분배 시스템(140)을 통해 도입된다. 프로세스 가스의 주어진 유동(flow)에 대해, 프로세스 압력은 진공 펌핑 시스템(150)을 사용하여 조절된다.
웨이퍼(125)는 기계적 클램핑 시스템(mechanical clamping system) 또는 전기적 클램핑 시스템[예를 들어, 정전 클램핑 시스템(electrostatic clamping system)]과 같은 클램핑 시스템(도시 생략)을 통해 기판 홀더(120)에 고정될 수 있다. 또한, 기판 홀더(120)는, 기판 홀더(120) 및 웨이퍼(125)의 온도를 조절하고/조절하거나 제어하도록 구성된 가열 시스템(도시 생략) 또는 냉각 시스템(도시 생략)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 냉각시에 기판 홀더(120)로부터 열을 전달받아 열 교환기 시스템(도시 생략)에 열을 전달하거나, 가열시에 열 교환기 시스템으로부터의 열을 기판 홀더(120)에 전달하는 열 전달 유체(heat transfer fluid)의 재순환 유동(re-circulating flow)을 포함할 수 있다. 다른 실시예들에서, 저항성 가열 엘리먼트들, 또는 열전기 히터(thermo-electric heater)들/쿨러들과 같은 가열/냉각 엘리먼트들이, 프로세싱 챔버(110)의 챔버 벽 및 프로세싱 시스템(100) 내의 임의의 다른 컴포넌트뿐만 아니라, 기판 홀더(120) 내에 포함될 수 있다.
추가적으로, 웨이퍼(125)와 기판 홀더(120) 사이의 가스-갭 열컨덕턴스(gas-gap thermal conductance)를 향상시키도록, 후측 가스 공급 시스템(126)을 통해 웨이퍼(125)의 후측에 열 전달 가스가 전달될 수 있다. 그러한 시스템은 상승된 또는 감소된 온도들로 웨이퍼(125)의 온도 제어가 필요될 때 이용될 수 있다. 예를 들어, 후측 가스 공급 시스템은, 헬륨 가스-갭 압력이 웨이퍼(125)의 중앙과 에지 사이에서 독립적으로 변화될 수 있는 2구역 가스 분배 시스템(two-zone gas distribution system)을 포함할 수 있다.
도 1에 도시된 실시예에서, 기판 홀더(120)는, RF 전력이 이를 통해 프로세싱 영역(145)에 커플링되는 전극(122)을 포함할 수 있다. 예를 들어, 기판 홀더(120)는 RF 생성기(130)로부터, 선택적인 임피던스 매칭 네트워크(132)를 통한 기판 홀더(120)로의 RF 전력의 전송을 통해, RF 전압으로 전기적으로 바이어싱될 수 있다. 전기적 RF 바이어싱은 플라즈마를 형성하고 유지하도록 전자들을 가열하는 역할을 할 수 있다. 이러한 구성으로, 시스템(100)은, 챔버 및 상단 가스 주입 전극이 접지면들로서 역할하는 RIE 반응기로서 동작할 수 있다.
또한, RF 전압으로의 전극(122)의 전기적 바이어싱은 펄스형 바이어싱 신호 컨트롤러(pulsed bias signal controller)(131)를 사용하여 펄싱될 수 있다. RF 생성기(130)로부터의 RF 전력 출력은, 예를 들어 오프 상태와 온 상태 사이에서 펄싱될 수 있다. 대안적으로, RF 전력은 다중 주파수들로 기판 홀더 전극에 인가된다. 또한, 임피던스 매칭 네트워크(132)는 반사되는 전력을 감소시킴으로써 플라즈마 프로세싱 챔버(110) 내의 플라즈마로의 RF 전력의 전달을 향상시킬 수 있다. 매칭 네트워크 토폴로지들(예를 들어, L형, π형, T형 등) 및 자동 제어 방법들은 당업자들에게 잘 알려져 있다.
가스 분배 시스템(140)은 프로세스 가스들의 혼합물을 도입시키기 위한 샤워헤드 설계(showerhead design)를 포함할 수 있다. 대안적으로, 가스 분배 시스템(140)은, 프로세스 가스들의 혼합물을 도입시키고 프로세스 가스들의 혼합물의 웨이퍼(125) 위로의 분배를 조절하기 위한 다구역 샤워헤드 설계를 포함할 수 있다. 예를 들어, 다구역 샤워헤드 설계는, 프로세스 가스 유동 또는 프로세스 가스 유동의 양에 관한 웨이퍼(125) 위의 실질적인 주변 영역에 대한 조성(composition) 또는 웨이퍼(125) 위의 실질적인 중앙 영역에 대한 조성을 조절하도록 구성될 수 있다. 그러한 실시예에서, 가스들은 챔버(110) 내에 매우 균일한 플라즈마를 형성하도록 적절한 조합으로 공급될 수 있다.
진공 펌핑 시스템(150)은 초당 약 8000 리터까지(또한 그 이상) 펌핑 속도를 올릴 수 있는 터보 분자 진공 펌프(turbo-molecular vacuum pump; TMP) 및 챔버 압력을 스로틀링(throttling)하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 이용되는 종래의 플라즈마 프로세싱 디바이스들에서, 초당 800 리터 내지 3000 리터 TMP가 이용될 수 있다. TMP들은 일반적으로 약 50 mTorr보다 낮은, 저압력 프로세싱을 위해 유용하다. 고압력 프로세싱(즉, 약 80 m토르보다 더 높음)을 위해, 기계적 부스터 펌프 및 건식 러핑(dry roughing) 펌프가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시 생략)가 플라즈마 프로세싱 챔버(110)에 커플링될 수 있다.
실시예에서, 소스 컨트롤러(155)는 플라즈마 프로세싱 시스템(100)으로부터의 출력들을 모니터링하는 것 뿐만 아니라 프로세싱 시스템(100)에 입력들을 전달하고 활성화시키기에 충분한 제어 전압들을 생성할 수 있는 디지털 I/O 포트, 메모리, 및 마이크로프로세서를 포함할 수 있다. 또한, 소스 컨트롤러(155)는 기판 가열/냉각 시스템(도시 생략), 후측 가스 공급 시스템(126), 및/또는 정전 클램핑 시스템(128)뿐만 아니라, RF 생성기(130), 펄스 바이어싱 신호 컨트롤러(131), 임피던스 매칭 네트워크(132), 가스 분배 시스템(140), 가스 공급기(190), 진공 펌핑 시스템(150)에 커플링될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 메모리 내에 저장되는 프로그램은, 웨이퍼(125) 상에 플라즈마 에칭 프로세스 또는 후열 처리 프로세스와 같은 플라즈마 지원 프로세스를 수행하도록, 프로세스 레시피에 따른 프로세싱 시스템(100)의 전술한 컴포넌트들로의 입력들을 활성화하는데 이용될 수 있다.
또한, 프로세싱 시스템(100)은 RF 전력이 RF 생성기(172)로부터, 선택적인 임피던스 매칭 네트워크(174)를 통해 커플링될 수 있는 상단 전극(170)을 더 포함할 수 있다. 상단 전극으로의 RF 전력의 인가를 위한 주파수는 일 실시예에서 약 0.1 MHz 내지 약 200 MHz 범위일 수 있다. 대안적으로, 본 실시예들은 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 소스들, 용량 결합 플라즈마(Capacitive Coupled Plasma; CCP) 소스들, GHz 주파수 범위에서 동작하도록 구성된 방사 라인 슬롯 안테나(Radial Line Slot Antenna; RLSATM) 소스들, GHz 이하 내지 GHz 범위에서 동작하도록 구성된 전자 사이클로트론 공명(Electron Cyclotron Resonance; ECR) 소스들 등과 관련하여 사용될 수 있다. 추가적으로, 하단 전극으로의 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 80 MHz 범위일 수 있다. 또한, 상단 전극(170)으로의 RF 전력의 인가를 제어하도록 RF 생성기(172) 및 임피던스 매칭 네트워크(174)에 소스 컨트롤러(155)가 커플링된다. 상단 전극의 설계 및 구현은 당업자들에게 잘 알려져 있다. 상단 전극(170) 및 가스 분배 시스템(140)은 도시된 바와 같이 동일한 챔버 어셈블리 내에 설계될 수 있다. 대안적으로, 상단 전극(170)은 웨이퍼(125) 위에서 플라즈마에 커플링되는 RF 전력 분배를 조절하기 위한 다구역 전극 설계를 포함할 수 있다. 예를 들어, 상단 전극(170)은 중앙 전극 및 에지 전극으로 분할될 수 있다.
응용들에 따라, 센서들 또는 계측 디바이스들과 같은 추가적인 디바이스들이 프로세싱 챔버(110)에 그리고 소스 컨트롤러(155)에 커플링되어 실시간 데이터를 수집하고 그러한 실시간 데이터를 사용하여 통합 기법(integration scheme)의 퇴적 프로세스들, RIE 프로세스들, 풀 프로세스(pull process)들, 프로파일 재형성 프로세스들, 가열 처리 프로세스들 및/또는 패턴 전사 프로세스들을 포함한 2개 이상의 단계들에서의 2개 이상의 선택된 통합 동작 변수들을 동시에 제어할 수 있다. 또한, 동일한 데이터가 사용되어 후열 처리의 완료, 패터닝 균일성(균일성), 구조물들의 풀다운(pulldown)(풀다운), 구조물들의 슬리밍(slimming)(슬리밍), 구조물들의 애스펙트비(aspect ratio)(애스펙트비), 라인 폭 거칠기, 기판 스루풋, 소유 비용 등을 포함한 통합 타겟들이 달성되는 것을 보장할 수 있다.
일반적으로 펄스 주파수 및 듀티비(duty ratio)의 변화를 통해, 인가되는 전력을 변조함으로써, 연속파(continuous wave; CW)에서 생성된 플라즈마 특성들과는 현저하게 상이한 플라즈마 특성들을 획득하는 것이 가능하다. 결론적으로, 전극들의 RF 전력 변조는 시간 평균적 이온 플럭스(time-averaged ion flux) 및 이온 에너지에 대한 제어를 제공할 수 있다.
프로세싱 챔버들의 추가적인 실시예들은, 예를 들어 습식 에칭 시스템을 포함한 디바이스 프로세싱 동안 유체 코팅(fluid coating)들을 이용할 수 있다. 습식 에칭을 위한 시스템(200)의 예시가 도 2에 예시된다. 그러한 실시예에서, 시스템(200)은, 일부 실시예들에서 강한 산(harsh acid)들을 포함할 수 있는 습식 에칭 화학물들을 수용하기 위한 습식 에칭 챔버(210)를 포함한다. 습식 에칭 산들의 예시들은 약한(weak) 불화수소산(hydrofluoric acid; HF) 희석물(예를 들어, HF/HCl), 또는 당업자에게 알려진 다른 덜 공격적인 에칭 레시피들을 포함할 수 있다.
실시예에서, 기판(125)은 챔버(210) 내에서 플레이트 또는 척과 같은 회전하는 기판 홀더(212) 상에 위치된다. 회전하는 기판 홀더(212)는 전동 베이스(motorized base)(218)에 의해 다양한 회전률(rate of rotation)들로 회전될 수 있다. 실시예에서, 전동 베이스(218)는 컨트롤러(220)에 의해 제어될 수 있다. 추가적으로, 에칭 컨트롤러(220)는, 노즐 또는 샤워헤드와 같은 에칭 용액 디스펜서(215)가 HF 희석물과 같은 에칭 유체(216)를 분배할 수 있는 비율을 제어할 수 있다. 에칭 용액이 원심력(centrifugal force)에 의해 기판(125)의 표면을 가로질러 끌어당겨질 수 있고, 이에 의해 기판 표면으로부터 재료의 입자들을 제거한다. 회전률, 분배율(rate of dispensing), 또는 이들 둘 다를 조절함으로써 에칭 컨트롤러(220)에 의해 에칭률(etch rate)이 제어될 수 있다.
유사하게, 가스 주입 시스템(222)에 의해 습식 에칭 챔버(210) 내에 가스(226)가 도입될 수 있다. 가스 주입 시스템(222)은 도 1에서 설명된 가스 주입 시스템(122)과 실질적으로 유사할 수 있지만, 습식 에칭 화학물들에 특정된 가스들을 주입하도록 구성될 수 있다. 가스 주입 시스템(222)은 에칭 컨트롤러(220)에 커플링될 수 있고 에칭 컨트롤러(220)에 의해 제어될 수 있다. 다양한 실시예들에서, 가스(226)는 선택된 습식 에칭 화학물에 따라 선택될 수 있고, 습식 에칭 화학물들(216)로의 기판(125)의 표면의 커버리지(coverage)를 용이하게 할 수 있다. 예를 들어, 가스(226)는 에칭 유체가 HF 희석물인 실시예들에서 가스 불화 수소(hydrogen fluoride; HF)일 수 있다. 당업자는 이로울 수 있는 가스(226)와 에칭 유체들(216)의 다양한 다른 조합들을 인식할 것이다.
도 3은 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 방법(300)의 실시예를 예시한다. 실시예에서, 방법(300)은 블록(302)에 도시된 바와 같이, 기판의 표면 상에 형성된 패터닝된 구조물을 갖는 기판을 수용하는 단계를 포함한다. 방법(300)은 또한 블록(304)에 도시된 바와 같이, 패터닝된 구조물의 제 1 영역에 제 1 상호연결 재료를 퇴적하는 단계를 포함할 수 있다. 그러한 방법들은 또한 블록(306)에 도시된 바와 같이, 패터닝된 구조물의 제 2 영역에 제 2 상호연결 재료를 퇴적하는 단계 - 제 1 상호연결 재료는 제 2 상호연결 재료와 상이하며, 제 1 영역 및 제 2 영역은 패터닝된 구조물의 공통층을 포함함 - 를 포함할 수 있다
도 4는 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 방법(400)의 추가 실시예를 예시한다. 실시예에서, 방법(400)은 블록(402)에 도시된 바와 같이 제 1 영역에 제 1 트렌치 패턴을 형성하는 단계를 포함한다. 실시예에서, 방법(400)은 블록(404)에 도시된 바와 같이 기판의 적어도 하나의 층 위에 그리고 제 1 트렌치 내에 제 1 라이너 재료를 포함하는 제 1 라이너를 형성하는 단계, 및 제 1 라이너 위에 제 1 상호연결 재료의 층을 형성하는 단계를 더 포함한다. 블록(406)에서, 방법(400)은 제 2 영역 내의 기판의 표면으로부터 제 1 상호연결 재료의 과잉부(excess)를 제거하고 제 1 영역에 제 1 리세스를 형성하는 단계를 포함한다. 블록(408)에서, 방법(400)은 제 2 영역으로부터 제 1 라이너 재료를 제거하는 단계를 포함한다. 방법(400)은 블록(410)에 도시된 바와 같이 제 1 리세스 내에 그리고 제 2 영역 위에 충전층(filling layer)을 형성하는 단계를 또한 포함할 수 있다.
블록(412)에서, 방법(400)은 충전층 위에 적어도 하나의 하드 마스크층을 형성하는 단계, 및 하드 마스크층 위에 패터닝된 리소그래피막 - 패터닝된 리소그래피막은 제 2 영역에 형성될 제 2 트렌치의 패턴을 규정함 - 을 형성하는 단계를 포함한다. 블록(414)에서, 방법(400)은 리소그래피막에 의해 규정된 패턴으로 제 2 영역에 제 2 트렌치를 형성하는 단계를 포함한다. 방법(400)은 블록(416)에 도시된 바와 같이 하드 마스크층을 제거하는 단계, 및 충전층을 제거하는 단계를 또한 포함할 수 있다. 또한, 방법(400)은 블록(418)에 도시된 바와 같이 제 1 리세스 위에 그리고 제 2 트렌치 위에 제 2 라이너를 퇴적하는 단계, 및 제 2 라이너 재료 위의 제 2 트렌치에 제 2 상호연결 재료를 퇴적하는 단계를 포함할 수 있다.
블록(420)에서, 방법(400)은 기판의 표면으로부터 제 2 상호연결 재료의 과잉부를 제거하고 제 1 상호연결 재료 위에 화학 기계적 폴리싱(chemical mechanical polish; CMP) 더미 - CMP 더미는 제 2 상호연결 재료를 포함함 - 를 형성하는 단계를 포함한다. 블록(422)에서, 방법(400)은 제 1 영역으로부터 그리고 제 2 영역으로부터 CMP 더미의 깊이까지 제 2 상호연결 재료의 일부분을 제거하는 단계를 포함한다.
추가적으로, 방법(400)은 제 1 상호연결 재료 및 제 2 상호연결 재료 위에 에칭 저지층을 형성하는 단계, 및 제 1 상호연결 재료 및 제 2 상호연결 재료를 포함하는 제 2 레벨 상호연결 구조물을 형성하는 단계를 포함할 수 있다. 예를 들어, 단계들(402 내지 424) 각각은 제 1 레벨 상호연결 구조물에 커플링되는 제 2 레벨 상호연결 구조물을 형성하기 위해 반복될 수 있다.
당업자는 도 3 및 도 4에서 설명된 방법들의 다양한 단계들이 도 1 및 도 2의 시스템들에서 구현될 수 있다는 점을 인식할 것이다. 화학 기계적 폴리싱(CMP) 시스템들, 물리적 층 증착(physical layer deposition; PLD) 시스템들 등과 같은 추가적인 시스템들도 사용될 수 있다. 당업자는 특정 시스템에 의해 어느 단계들이 수행될지를 인식할 것이다. 예를 들어, 당업자는 도 1의 시스템에 의해 트렌칭 단계들이 수행될 수 있고 도 2의 습식 에칭 시스템에 의해 일부 하드 마스크 제거 단계들이 수행될 수 있다는 점을 인식할 것이다.
도 5는 도 3 및 도 4의 방법들에 의해 제조될 수 있는 제품의 실시예를 예시한다. 실시예에서 제품은 기판(125) 상에 형성된다. 기판(125)은 제 1 영역(502) 및 제 2 영역(504)을 포함할 수 있다. 실시예에서, 설명되는 방법들에 따라 제 1 유형 또는 제 1 사이즈의 일부 피처들이 제 1 영역(502)에 형성되고 제 2 유형 또는 제 2 사이즈의 피처들이 제 2 영역(504)에 형성된다는 점을 제외하고, 제 1 영역(502)과 제 2 영역(504) 사이의 물리적 경계는 없다. 다른 실시예에서, 물리적 경계가 형성될 수 있다. 기판(125)은 도 6a 내지 도 6l을 참조하여 아래에서 더 상세히 설명되는 바와 같이 다수의 층들을 포함할 수 있다. 실시예에서 제 1 세트의 상호연결부들(506)이 제 1 영역(502)에 형성될 수 있고 제 2 세트의 상호연결부들(508)이 제 2 영역(504)에 형성될 수 있다. 예시된 바와 같이, 제 1 세트의 상호연결부들(506)의 폭은 제 2 세트의 상호연결부들(508)의 폭과 상이할 수 있다.
기판(125)은 다수의 상호연결 레벨들을 더 포함할 수 있다. 예를 들어, 기판(125)은 제 1 상호연결 레벨(514) 및 제 2 상호연결 레벨(516)을 포함할 수 있다. 실시예에서 추가 세트의 제 1 상호연결부들(510)이 제 2 레벨(516)의 제 1 영역에 형성될 수 있고 추가 세트의 제 2 상호연결부들(512)이 제 2 상호연결 레벨(516)의 제 2 영역에 형성될 수 있다. 도시된 바와 같이, 상호연결부들(510)의 폭은 상호연결부들(512)의 폭과 상이할 수 있다.
도 6a 내지 도 6l은 FSAV 프로세스에서의 복수의 재료들을 사용하는 반도체 BEOL 상호연결을 위한 프로세스 흐름을 예시한다. 도 6a 내지 도 6l은 도 4의 방법(400)의 단계들(402 내지 424)의 실시예들에 대응할 수 있다. 도 6a는 기판(125)의 제 1 영역(502)에 제 1 트렌치 패턴(610)을 형성하는 것을 예시한다. 실시예에서, 기판(125)은 기저층(underlying layer)(602), 에칭 저지층(604), 로우 k층(low-k layer)(606) 및 하나 이상의 하드 마스크층(608a, 608b)을 포함한 복수의 층들을 포함할 수 있다. 실시예에서 제 1 트렌치 패턴(610)은, 종래의 단일 컬러 노광 패터닝 프로세스, 다중 컬러 노광 패터닝 프로세스, 자가 정렬 이중 패터닝(self-aligned double patterning; SADP) 프로세스, 자가 정렬 사중 패터닝(self-aligned quadruple patterning; SAQP) 패터닝 프로세스 등 중 임의의 하나를 사용하여 수행될 수 있다.
도 6b는 제 1 트렌치 패턴(610) 내에 제 1 라이너(612) 및 제 1 상호연결 재료(614)를 퇴적하기 위한 프로세스의 결과를 예시한다. 도 6b의 실시예는 도 6a와 관련하여 설명된 층들 모두에 더하여 라이너층(612) 및 제 1 상호연결 재료(614)를 포함할 수 있다. 실시예에서, 라이너층(612)은 금속 재료를 포함한다. 구체적으로, 라이너층(612)은 탄탈륨(tantalum; Ta), 탄탈륨 질화물(tantalum nitride; TaN), 티타늄(titanium; Ti), 티타늄 질화물(titanium nitride; TiN), 코발트(Cobalt; Co) 또는 루테늄(ruthenium; Ru)을 포함한 재료들로부터 선택될 수 있다. 실시예에서, 제 1 상호연결 재료(614)는 코발트(Co), 텅스텐(tungsten; W), 루테늄(Ru), 니켈(nickel; Ni), 몰리브덴(molybdenum; Mo), 이리듐(iridium; Ir), 또는 로듐(rhodium; Rh)과 같은 금속을 포함할 수 있다.
도 6c는 제 1 상호연결 재료(614)의 과잉부를 제거하고 제 1 영역(502)에 제 1 리세스(616)를 형성한 결과의 실시예를 예시한다. 실시예에서, 제 1 상호연결 재료(614)의 과잉부는 도 1의 프로세싱 시스템에서의 건식 에칭 프로세스 또는 도 2의 습식 에칭 시스템에서의 습식 에칭 프로세스 중 하나를 사용하여 제거될 수 있다. 유사하게, 리세스는 프로세싱 요건들에 따라 어느 하나의 프로세스에 의해 형성될 수 있다. 당업자는 어느 프로세스가 주어진 응용에 대해 바람직한지 인식할 것이다. 실시예에서, 제 1 상호연결 재료(614)의 과잉부는 화살표(618)에 의해 예시된 바와 같이 하드 마스크층(608a, 또는 608b) 아래로 제 2 영역(504)에서 제거될 수 있다. 추가 실시예에서, 제 1 라이너(612)의 일부분이 제거될 수 있다. 구체적으로, 리세스(616) 내의 제 1 라이너(612)의 노출된 부분들 및 제 2 영역(504) 내의 노출된 제 1 라이너(612)가 도 6d에 예시된 바와 같이 제거될 수 있다.
도 6e는 제 1 리세스(616) 내에 그리고 제 2 영역(504) 위에 충전층(620)을 형성하는 단계의 결과의 실시예를 예시한다. 실시예에서, 충전층(620)은 스핀 온 하드 마스크(spin on hard mask; SOH) 재료, 유기 유전체층(organic dielectric layer; ODL), 유기 평탄화층(organic planarization layer; OPL), 또는 무회 탄소(ash-less carbon; ACL) 재료를 포함할 수 있다. 일부 실시예들에서, ACL는, ACL가 열 프로세스에 의해 제거될 수 있고 로우 k층에 대한 금속 산화 및 로우 k층에의 데미지를 유발할 수 있는 플라즈마 애싱 또는 RIE을 필요로 하지 않기 때문에 이로울 수 있다.
실시예에서, 도 6f에 예시된 바와 같이 충전층(620) 위에 하나 이상의 하드 마스크층(622)이 형성될 수 있고 하드 마스크층(622) 위에 하나 이상의 리소그래피막(624a, 624b)이 형성될 수 있다. 실시예에서, 리소그래피막(624b)은, 도 6g에 예시된 바와 같이 제 2 트렌치 패턴(628)의 형상 및 치수들을 규정할 패턴에 따라 제 2 영역(504)에서 패턴(626)으로 패터닝될 수 있다. 실시예에서, 하드 마스크층(622)은 TiN, TaN, W, SiN, SiON, 또는 SiO2와 같은 재료로 형성될 수 있다. 일 실시예에서, TiN은 쉽게 제거되기 때문에 하드 마스크층(622)용으로 사용될 수 있다.
도 6g는 제 2 영역(504)에 제 2 트렌치 패턴(628)을 형성하기 위한 하드 마스크층(622)을 관통한 제 1 에칭(630), 충전층(620)을 관통한 제 2 에칭(632) 및 하드 마스크층들(608a, 608b) 및 로우 k층(606)을 관통한 제 3 에칭(634)의 결과를 예시한다.
도 6h는 하드 마스크층(622) 및 충전층(620)을 제거한 프로세싱 단계의 결과를 예시한다. 실시예에서, 하드 마스크층(622)은 TK10 뒤퐁(TK10 Dupont)에 의해 제조된 EKC와 같은 습식 에칭 또는 다른 TiN 세척 제품들을 사용하여 제거될 수 있다. 충전 재료(620)는 무산소 플라즈마 에칭(non-O2 plasma etch) 또는 베이킹 프로세스를 사용하여 제거될 수 있다.
도 6i는 제 2 라이너(638) 및 제 2 상호연결 재료(640)를 퇴적한 프로세싱 단계의 결과를 예시한다. 실시예에서, 제 2 라이너 재료는 Ta, TaN, Ti, TiN, Co, Ru, 또는 이 재료들의 임의의 조합일 수 있다. 당업자는 라이너 재료를 형성할 수 있는 추가적인 적절한 재료들을 인식할 수 있다. 실시예에서, 제 2 상호연결 재료(640)는 금속일 수 있다. 추가 실시예들에서, 제 2 상호연결 재료는 구리(copper; Cu), 알루미늄(aluminum; Al), 은(silver; Ag) 또는 금(gold; Au) 중 적어도 하나일 수 있다.
도 6j는 제 2 상호연결 재료(640)의 과잉부를 제거하기 위한 프로세스의 결과를 예시한다. 실시예에서, 제 2 상호연결 재료(640)는 화살표(642)에 의해 도시된 바와 같이 화학 기계적 폴리싱(CMP) 프로세스에 의해 제거될 수 있다. 추가 실시예에서, 제 2 상호연결 재료(640)는, 하드 마스크층(들)(608a, 608b)이 로우 k층(606)의 표면으로부터 제거될 때까지 제거될 수 있다. 실시예에서 그러한 프로세스는 도 6c에 도시된 바와 같은 제 1 리세스들(616) 내에 하나 이상의 CMP 더미 피처(644)를 양산할 수 있다.
도 6k는 제 1 리세스(646) 내의 제 2 상호연결 재료의 더미 캡(644)을 제거하고 제 2 영역(504)에 제 2 리세스(648)를 형성하기 위한 프로세스의 결과를 예시한다. 습식 에칭 프로세스들에 의해 리세스 에칭이 수행될 수 있다. 추가 실시예들에서, 노출된 영역들에서 제 2 라이너(638)가 또한 습식 에칭 프로세스에 의해 제거될 수 있다.
도 6l은 에칭 저지층(650)을 형성하기 위한 프로세스의 결과를 예시한다. 그러한 실시예에서, 에칭 저지층(650)은, 화학적 기상 증착(chemical vapor deposition; CVD) 기술 또는 원자 층 증착(atomic layer deposition; ALD) 기술 중 하나에 의해 퇴적되는, 실리콘 탄화질화물(silicon carbonitride; SiCN), 실리콘 모노질화물(silicon mononitride; SiN), 알루미늄 질화물(aluminum nitride; AlN), 알루미늄 모노산화물(aluminum monoxide; AlO), 실리콘 탄화물(silicon carbide; SiC), NDC로 알려진 n 도핑된 실리콘 탄화물(n-doped silicon carbide), 산소 도핑된 실리콘 탄화물(oxygen doped silicon carbide; ODC) 재료 및 다른 유사한 재료들을 포함할 수 있다. 실시예에서, 에칭 저지층(650)은 제 1 상호연결 레벨(514)을 제 2 상호연결 레벨(516)로부터 분리할 수 있다. 그러한 실시예에서, 에칭 저지층(650) 상에 추가 층들이 형성될 수 있고 제 2 상호연결 레벨(516) 상에 상호연결 피처들(510 및 512)을 형성하기 위해, 설명된 프로세스가 반복될 수 있다.
추가적인 이점들 및 변형들이 당업자에게 용이하게 나타날 것이다. 따라서, 더 넓은 양태들에서의 본 발명은 도시되고 설명된 특정 상세사항, 대표적인 장치와 방법 및 예시적인 예시들에 제한되는 것은 아니다. 따라서, 일반적인 발명 사상의 범위로부터 벗어나지 않고 일탈들이 그러한 상세사항으로부터 행해질 수 있다.

Claims (22)

  1. 상호연결 기법(interconnect scheme)을 위한 방법에 있어서,
    기판의 표면 상에 형성된 패터닝된 구조물을 갖는 상기 기판을 수용하는 단계;
    상기 패터닝된 구조물의 제 1 영역에 제 1 상호연결 재료를 퇴적하는 단계;
    상기 패터닝된 구조물의 제 2 영역에 제 2 상호연결 재료를 퇴적하는 단계 - 상기 제 1 상호연결 재료는 상기 제 2 상호연결 재료와 상이하며, 상기 제 1 영역 및 상기 제 2 영역은 상기 패터닝된 구조물의 공통층을 포함함 - 를 포함하는, 상호연결 기법을 위한 방법.
  2. 제 1 항에 있어서, 상기 제 1 영역에 제 1 라이너(liner) - 상기 제 1 라이너는 상기 제 1 상호연결 재료와 상기 패터닝된 구조물 사이에 배치됨 - 를 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  3. 제 2 항에 있어서, 상기 제 2 영역에 제 2 라이너 - 상기 제 2 라이너는 상기 제 2 상호연결 재료와 상기 패터닝된 구조물 사이에 배치됨 - 를 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  4. 제 3 항에 있어서, 상기 제 1 라이너는 제 1 라이너 재료를 포함하고 상기 제 2 라이너는 제 2 라이너 재료를 포함하며, 상기 제 1 라이너 재료는 상기 제 2 라이너 재료와 상이한 것인, 상호연결 기법을 위한 방법.
  5. 제 1 항에 있어서, 상기 제 1 상호연결 재료는 루테늄(ruthenium; Ru), 코발트(cobalt; Co), 텅스텐(tungsten; W), 니켈(nickel; Ni), 몰리브덴(molybdenum; Mo), 이리듐(iridium; Ir), 또는 로듐(rhodium; Rh) 중 적어도 하나를 포함하는 것인, 상호연결 기법을 위한 방법.
  6. 제 1 항에 있어서, 상기 제 2 상호연결 재료는 구리(copper; Cu), 알루미늄(aluminum; Al), 은(silver; Ag) 또는 금(gold; Au) 중 적어도 하나를 포함하는 것인, 상호연결 기법을 위한 방법.
  7. 제 2 항에 있어서, 상기 제 1 라이너 재료는 탄탈륨(tantalum; Ta), 탄탈륨 질화물(tantalum nitride; TaN), 티타늄(titanium; Ti), 티타늄 질화물(titanium nitride; TiN), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함하는 것인, 상호연결 기법을 위한 방법.
  8. 제 3 항에 있어서, 상기 제 2 라이너 재료는 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 코발트(Co) 또는 루테늄(Ru) 중 적어도 하나를 포함하는 것인, 상호연결 기법을 위한 방법.
  9. 제 1 항에 있어서, 상기 제 1 상호연결 재료를 퇴적하는 단계는 상기 제 1 영역에 제 1 트렌치 패턴을 형성하는 단계를 더 포함하는 것인, 상호연결 기법을 위한 방법.
  10. 제 9 항에 있어서, 상기 제 2 상호연결 재료를 퇴적하는 단계는 상기 제 2 영역에 제 2 트렌치 패턴을 형성하는 단계를 더 포함하는 것인, 상호연결 기법을 위한 방법.
  11. 제 10 항에 있어서, 상기 제 1 영역 내의 트렌치의 폭은 상기 제 2 영역 내의 트렌치의 폭과 상이한 것인, 상호연결 기법을 위한 방법.
  12. 제 11 항에 있어서, 상기 제 1 상호연결 재료를 퇴적하는 단계는,
    상기 기판의 적어도 하나의 층 위에 그리고 상기 제 1 트렌치 내에 상기 제 1 라이너 재료를 포함하는 상기 제 1 라이너를 형성하는 단계; 및
    상기 제 1 라이너 위에 상기 제 1 상호연결 재료의 층을 형성하는 단계를 더 포함하는 것인, 상호연결 기법을 위한 방법.
  13. 제 12 항에 있어서, 상기 제 2 영역 내의 상기 기판의 표면으로부터 상기 제 1 상호연결 재료의 과잉부(excess)를 제거하고 상기 제 1 영역에 제 1 리세스를 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  14. 제 13 항에 있어서, 상기 제 2 영역으로부터 상기 제 1 라이너 재료를 제거하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  15. 제 14 항에 있어서, 상기 제 1 리세스 내에 그리고 상기 제 2 영역 위에 충전층(filling layer)을 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  16. 제 15 항에 있어서,
    상기 충전층 위에 적어도 하나의 하드 마스크층을 형성하는 단계; 및
    상기 하드 마스크층 위에 패터닝된 리소그래피막 - 상기 패터닝된 리소그래피막은 상기 제 2 영역에 형성될 제 2 트렌치의 패턴을 규정함 - 을 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  17. 제 16 항에 있어서, 상기 리소그래피막에 의해 규정된 상기 패턴으로 상기 제 2 영역에 상기 제 2 트렌치를 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  18. 제 17 항에 있어서,
    상기 하드 마스크층을 제거하는 단계; 및
    상기 충전층을 제거하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  19. 제 18 항에 있어서,
    상기 제 1 리세스 위에 그리고 상기 제 2 트렌치 위에 상기 제 2 라이너를 퇴적하는 단계; 및
    상기 제 2 라이너의 재료 위의 상기 제 2 트렌치에 상기 제 2 상호연결 재료를 퇴적하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  20. 제 19 항에 있어서, 상기 기판의 표면으로부터 상기 제 2 상호연결 재료의 과잉부를 제거하고 상기 제 1 상호연결 재료 위에 화학 기계적 폴리싱(chemical mechanical polish; CMP) 더미 - 상기 CMP 더미는 상기 제 2 상호연결 재료를 포함함 - 를 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  21. 제 20 항에 있어서, 상기 제 1 영역으로부터 그리고 상기 제 2 영역으로부터 상기 CMP 더미의 깊이 - 상기 CMP 더미의 깊이는 상기 제 1 영역 내의 상기 제 1 리세스와 대략 동일한 깊이임 - 까지 상기 제 2 상호연결 재료의 일부분을 제거하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
  22. 제 21 항에 있어서,
    상기 제 1 상호연결 재료 및 상기 제 2 상호연결 재료 위에 에칭 저지층을 형성하는 단계; 및
    상기 제 1 상호연결 재료 및 상기 제 2 상호연결 재료를 포함하는 제 2 레벨 상호연결 구조물을 형성하는 단계를 더 포함하는, 상호연결 기법을 위한 방법.
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