KR20220117469A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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김선배
남서우
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에 배치되는 제1 층간 절연막, 제1 층간 절연막의 내부에 형성되는 제1 트렌치, 제1 트렌치의 내부에 배치되는 컨택 플러그, 컨택 플러그 상에 배치되는 제1 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴의 측벽 및 제2 배선 패턴의 측벽 각각을 둘러싸는 제2 층간 절연막, 및 제1 트렌치의 내부에서 컨택 플러그 상에 형성되는 제1 에어 갭을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 상부의 일부가 식각된 컨택 플러그 상에 배선 패턴을 형성하여, 인접한 배선 패턴과의 사이에서의 분리(isolation) 마진을 확보함으로써, 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판 상에 배치되는 제1 층간 절연막, 제1 층간 절연막의 내부에 형성되는 제1 트렌치, 제1 트렌치의 내부에 배치되는 컨택 플러그, 컨택 플러그 상에 배치되는 제1 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴의 측벽 및 제2 배선 패턴의 측벽 각각을 둘러싸는 제2 층간 절연막, 및 제1 트렌치의 내부에서 컨택 플러그 상에 형성되는 제1 에어 갭을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판 상에 배치되는 제1 층간 절연막, 제1 층간 절연막의 내부에 형성되는 제1 트렌치, 제1 트렌치의 내부에 배치되는 컨택 플러그, 컨택 플러그 상에 배치되는 제1 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴, 제1 층간 절연막 상에 배치되고, 제1 배선 패턴의 측벽 및 제2 배선 패턴의 측벽 각각을 둘러싸는 제2 층간 절연막, 및 제1 트렌치의 내부에서 컨택 플러그 상에 형성되고, 수평 방향으로 서로 이격된 제1 에어 갭 및 제2 에어 갭을 포함하되, 컨택 플러그의 상면으로부터 제1 층간 절연막의 상면까지의 높이는 제1 트렌치와 제2 배선 패턴 사이의 간격보다 크고, 제1 배선 패턴의 수평 방향의 폭은 컨택 플러그에 인접할수록 증가한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 기판 상에 트렌치를 포함하는 제1 층간 절연막을 형성하고, 트렌치의 내부에 컨택 플러그를 형성하고, 컨택 플러그 상에 제1 배선 패턴을 형성하고, 제1 층간 절연막 상에 제1 배선 패턴의 측벽을 둘러싸는 제2 층간 절연막을 형성하여, 트렌치의 내부에서 컨택 플러그와 제2 층간 절연막 사이에 에어 갭을 형성하고, 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 것을 포함하되, 에어 갭의 상면은 제1 층간 절연막의 상면보다 낮게 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 R1 영역을 확대한 확대도이다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 도 4의 R2 영역을 확대한 확대도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 도 7의 R3 영역을 확대한 확대도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 도 10의 R4 영역을 확대한 확대도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19 내지 도 22는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 R1 영역을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 층간 절연막(110), 컨택 플러그(120), 제1 배선 패턴(130), 제2 배선 패턴(135), 제2 층간 절연막(140), 에어 갭(150), 제3 층간 절연막(160), 비아(170), 제4 층간 절연막(180), 제3 배선 패턴(190) 및 제4 배선 패턴(195)을 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
또한, 도시되지 않았지만, 기판(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 기판(100)은 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터(MBCFETTM(Multi-Bridge Channel Field Effect Transistor)), 터널링 트랜지스터(tunneling FET), 평면(planar) 트랜지스터, 양극성 접합(bipolar junction) 트랜지스터 또는 횡형 이중 확산 트랜지스터(LDMOS)를 포함할 수 있다. 또한, 다른 몇몇 실시예에서, 기판(100)은 NCFET(Nagative Capacitance Field Effect Transistor) 또는 VFET(Vertical Field-Effect Transistor)을 포함할 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 트렌치(T1)는 제1 층간 절연막(110)의 내부에 형성될 수 있다. 예를 들어, 제1 트렌치(T1)는 제1 층간 절연막(110)을 수직 방향(DR2)으로 관통할 수 있다.
컨택 플러그(120)는 제1 트렌치(T1)의 내부에 배치될 수 있다. 컨택 플러그(120)의 측벽은 제1 층간 절연막(110)에 의해 둘러싸일 수 있다. 예를 들어, 컨택 플러그(120)는 기판(100)의 내부에 배치된 도전성 패턴에 전기적으로 접속될 수 있다.
도 1에는 컨택 플러그(120)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택 플러그(120)는 이중막으로 형성될 수 있다. 이 경우, 컨택 플러그(120)는 제1 트렌치(T1)의 측벽 및 바닥면을 따라 배치되는 배리어층 및 배리어층 상에 배치되는 필링층을 포함할 수 있다.
배리어층은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다. 필링층은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
컨택 플러그(120)의 상면(120a)은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다. 즉, 제1 층간 절연막(110)의 적어도 일부는 컨택 플러그(120)의 상면(120a) 상에서 제1 트렌치(T1)에 노출될 수 있다.
제1 배선 패턴(130)은 컨택 플러그(120)의 상면(120a) 상에 배치될 수 있다. 제1 배선 패턴(130)은 컨택 플러그(120)와 접할 수 있다. 제1 배선 패턴(130)의 적어도 일부는 제1 트렌치(T1)의 내부에 배치될 수 있다.
제1 배선 패턴(130)의 측벽은 경사 프로파일을 가질 수 있다. 예를 들어, 제1 배선 패턴(130)의 수평 방향(DR1)의 폭은 컨택 플러그(120)에 인접할수록 증가할 수 있다. 패터닝 공정을 통해 제1 배선 패턴(130)이 형성된 후에, 제2 층간 절연막(140)이 형성됨으로써, 제1 배선 패턴(130)의 측벽의 경사 프로파일이 상기와 같이 형성될 수 있다.
제1 배선 패턴(130)은 제1 배리어층(131) 및 제1 배선층(132)을 포함할 수 있다. 제1 배리어층(131)은 제1 배선 패턴(130)의 하면을 형성할 수 있다. 제1 배리어층(131)은 컨택 플러그(120)의 상면(120a)과 접할 수 있다. 예를 들어, 제1 배리어층(131)은 컨택 플러그(120)의 상면(120a) 상에서 컨포말하게 형성될 수 있다.
제1 배리어층(131)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 배선층(132)은 제1 배리어층(131) 상에 배치될 수 있다. 제1 배선층(132)은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 배선 패턴(135)은 제1 층간 절연막(110)의 상면(110a) 상에 배치될 수 있다. 제2 배선 패턴(135)은 제1 배선 패턴(130)과 수평 방향(DR1)으로 이격될 수 있다. 예를 들어, 제2 배선 패턴(135)은 기판(100)의 내부에 배치된 도전성 패턴에 전기적으로 접속될 수 있다.
제2 배선 패턴(135)의 측벽은 제1 배선 패턴(130)의 측벽과 마찬가지로 경사 프로파일을 가질 수 있다. 예를 들어, 제2 배선 패턴(135)의 수평 방향(DR1)의 폭은 제1 층간 절연막(110)에 인접할수록 증가할 수 있다. 패터닝 공정을 통해 제2 배선 패턴(135)이 형성된 후에, 제2 층간 절연막(140)이 형성됨으로써, 제2 배선 패턴(135)의 측벽의 경사 프로파일이 상기와 같이 형성될 수 있다.
제2 배선 패턴(135)은 제1 배리어층(131) 및 제1 배선층(132)을 포함할 수 있다. 제1 배리어층(131)은 제2 배선 패턴(135)의 하면을 형성할 수 있다. 제1 배리어층(131)은 제1 층간 절연막(110)의 상면(110a)과 접할 수 있다. 예를 들어, 제1 배리어층(131)은 제1 층간 절연막(110)의 상면(110a) 상에서 컨포말하게 형성될 수 있다.
예를 들어, 제2 배선 패턴(135)은 제1 트렌치(T1)로부터 수평 방향(DR1)으로 제1 간격(P1)만큼 이격될 수 있다. 컨택 플러그(120)의 상면(120a)으로부터 제1 층간 절연막(110)의 상면(110a)까지의 수직 방향(DR2)의 제1 높이(H1)는 제1 트렌치(T1)와 제2 배선 패턴(135) 사이의 제1 간격(P1)보다 클 수 있다.
제2 층간 절연막(140)은 제1 층간 절연막(110) 상에 배치될 수 있다. 제2 층간 절연막(140)은 제1 배선 패턴(130)의 측벽의 일부 및 제2 배선 패턴(135)의 측벽 각각을 둘러쌀 수 있다.
제2 층간 절연막(140)의 상면은 제1 배선 패턴(130)의 상면 및 제2 배선 패턴(135)의 상면 각각과 동일 평면 상에 형성 될 수 있다. 제2 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
에어 갭(150)은 제1 트렌치(T1)의 내부에서 컨택 플러그(120)의 상면(120a) 상에 형성될 수 있다. 에어 갭(150)은 컨택 플러그(120)의 상면(120a)과 제2 층간 절연막(140) 사이에서, 제1 배선 패턴(130)의 측벽 중에서 적어도 하나 상에 형성될 수 있다.
예를 들어, 에어 갭(150)은 제1 에어 갭(151) 및 제2 에어 갭(152)을 포함할 수 있다. 제1 에어 갭(151)은 제2 에어 갭(152)과 수평 방향(DR1)으로 이격될 수 있다. 제1 에어 갭(151)은 제1 배선 패턴(130)의 제1 측벽(130s1) 상에 형성될 수 있다. 제2 에어 갭(152)은 제1 배선 패턴(130)의 제1 측벽(130s1)과 대향하는 제1 배선 패턴(130)의 제2 측벽(130s2) 상에 형성될 수 있다. 즉, 제1 배선 패턴(130)의 적어도 일부는 제1 에어 갭(151)과 제2 에어 갭(152) 사이에 배치될 수 있다.
제1 에어 갭(151)은 컨택 플러그(120)의 상면(120a), 제1 층간 절연막(110), 제1 배선 패턴(130)의 제1 측벽(130s1) 및 제2 층간 절연막(140)에 의해 둘러싸이는 빈 공간 일 수 있다. 또한, 제2 에어 갭(152)은 컨택 플러그(120)의 상면(120a), 제1 층간 절연막(110), 제1 배선 패턴(130)의 제2 측벽(130s2) 및 제2 층간 절연막(140)에 의해 둘러싸이는 빈 공간 일 수 있다.
에어 갭(150)의 상면은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다. 예를 들어, 제1 에어 갭(151)의 상면(151a)은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다. 또한, 제2 에어 갭(152)의 상면은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다.
제3 층간 절연막(160)은 제2 층간 절연막(140) 상에 배치될 수 있다. 제3 층간 절연막(160)은 제1 배선 패턴(130)의 상면 및 제2 배선 패턴(135)의 상면 각각을 덮을 수 있다. 제3 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 트렌치(T2)는 제3 층간 절연막(160)의 내부에 형성될 수 있다. 예를 들어, 제2 트렌치(T2)는 제3 층간 절연막(160)을 수직 방향(DR2)으로 관통할 수 있다.
비아(170)는 제2 트렌치(T2)의 내부에 배치될 수 있다. 비아(170)의 측벽은 제3 층간 절연막(160)에 의해 둘러싸일 수 있다. 예를 들어, 비아(170)는 제1 배선 패턴(130)과 접할 수 있다.
도 1에는 비아(170)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 비아(170)는 이중막으로 형성될 수 있다. 이 경우, 비아(170)는 제2 트렌치(T2)의 측벽 및 바닥면을 따라 배치되는 비아 배리어층 및 비아 배리어층 상에 배치되는 비아 필링층을 포함할 수 있다.
비아 배리어층은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다. 비아 필링층은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 비아(170)의 상면은 제3 층간 절연막(160)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 배선 패턴(190)은 비아(170)의 상면 상에 배치될 수 있다. 제3 배선 패턴(190)은 비아(170)와 접할 수 있다. 제3 배선 패턴(190)은 비아(170), 제1 배선 패턴(130) 및 컨택 플러그(120)를 통해 기판(100)의 내부에 배치된 도전성 패턴과 전기적으로 접속될 수 있다.
도 1에는 제3 배선 패턴(190)의 수평 방향(DR1)의 폭이 비아(170)에 인접할수록 증가하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 배선 패턴(190)의 수평 방향(DR1)의 폭은 비아(170)에 인접할수록 감소할 수 있다.
제3 배선 패턴(190)은 제2 배리어층(191) 및 제2 배선층(192)을 포함할 수 있다. 제2 배리어층(191)은 제3 배선 패턴(190)의 하면을 형성할 수 있다. 제2 배리어층(191)은 비아(170)의 상면과 접할 수 있다. 예를 들어, 제2 배리어층(191)은 비아(170)의 상면 상에서 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 배리어층(191)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 배선층(192)은 제2 배리어층(191) 상에 배치될 수 있다. 제2 배선층(192)은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 배선 패턴(195)은 제3 층간 절연막(160)의 상면 상에 배치될 수 있다. 제4 배선 패턴(195)은 제3 배선 패턴(190)과 수평 방향(DR1)으로 이격될 수 있다.
도 1에는 제4 배선 패턴(195)의 수평 방향(DR1)의 폭이 비아(170)에 인접할수록 증가하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제4 배선 패턴(195)의 수평 방향(DR1)의 폭은 비아(170)에 인접할수록 감소할 수 있다.
제4 배선 패턴(195)은 제2 배리어층(191) 및 제2 배선층(192)을 포함할 수 있다. 제2 배리어층(191)은 제4 배선 패턴(195)의 하면을 형성할 수 있다. 제2 배리어층(191)은 제3 층간 절연막(160)의 상면과 접할 수 있다. 예를 들어, 제2 배리어층(191)은 제3 층간 절연막(160)의 상면 상에서 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 층간 절연막(180)은 제3 층간 절연막(160) 상에 배치될 수 있다. 제4 층간 절연막(180)은 제3 배선 패턴(190)의 측벽 및 제4 배선 패턴(195)의 측벽 각각을 둘러쌀 수 있다.
제4 층간 절연막(180)의 상면은 제3 배선 패턴(190)의 상면 및 제4 배선 패턴(195)의 상면 각각과 동일 평면 상에 형성 될 수 있다. 제4 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 상부의 일부가 식각된 컨택 플러그(120) 상에 제1 배선 패턴(130)을 형성하여, 제1 배선 패턴(130)과 제1 배선 패턴(130)에 인접한 제2 배선 패턴(135) 사이의 분리(isolation) 마진을 확보함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 3을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 에어 갭(250)이 제1 배선 패턴(230)의 일 측벽 상에만 형성될 수 있다. 구체적으로, 에어 갭(250)은 제1 배선 패턴(230)의 제1 측벽(250s1) 상에 형성될 수 있다. 제1 배선 패턴(230)의 제1 측벽(250s1)과 대향하는 제1 배선 패턴(230)의 제2 측벽(250s2)은 제1 층간 절연막(110)과 접할 수 있다.
도 3에는 제1 배선 패턴(230)의 제2 측벽(250s2)과 제1 층간 절연막(110) 사이에 제2 층간 절연막(140)이 배치되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제1 배선 패턴(230)의 제2 측벽(250s2)과 제1 층간 절연막(110) 사이에서 일부의 공간에 제2 층간 절연막(140)이 배치될 수도 있다.
제1 배선 패턴(230)은 제1 배리어층(231) 및 제1 배선층(232)을 포함할 수 있다. 제1 배리어층(231)은 제1 층간 절연막(110)과 접하는 제1 배선 패턴(230)의 측벽 및 컨택 플러그(120)와 접하는 제1 배선 패턴(230)의 하면을 형성할 수 있다. 제1 배리어층(231)은 컨택 플러그(120)의 상면(120a) 및 제1 층간 절연막(110)과 접할 수 있다. 제1 배선층(232)은 제1 배리어층(231) 상에 배치될 수 있다.
이하에서, 도 4 및 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 도 4의 R2 영역을 확대한 확대도이다.
도 4 및 도 5를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 컨택 플러그(320)가 제1 부분(321) 및 제1 부분(321)으로부터 수직 방향으로 돌출된 제2 부분(322)을 포함할 수 있다. 컨택 플러그(320)의 제1 부분(321) 및 컨택 플러그(320)의 제2 부분(322) 각각은 제1 트렌치(T1)의 내부에 배치될 수 있다.
컨택 플러그(320)의 제1 부분(321)의 측벽들은 제1 층간 절연막(110)과 접할 수 있다. 컨택 플러그(320)의 제2 부분(322)의 측벽들은 제1 층간 절연막(110)과 이격될 수 있다.
에어 갭(150)은 컨택 플러그(320)의 제1 부분(321)의 상면과 제2 층간 절연막(140) 사이에서, 컨택 플러그(320)의 제2 부분(322)의 양 측벽 상에 형성될 수 있다. 즉, 에어 갭(150)은 컨택 플러그(320)의 제2 부분(322)의 측벽과 제1 층간 절연막(110) 사이에 형성될 수 있다. 에어 갭(150)은 제1 에어 갭(151) 및 제2 에어 갭(152)을 포함할 수 있다. 제1 에어 갭(151)은 제2 에어 갭(152)과 수평 방향(DR1)으로 이격될 수 있다.
제1 에어 갭(151)은 컨택 플러그(320)의 제1 부분(321)의 상면, 제1 층간 절연막(110), 컨택 플러그(320)의 제2 부분(322)의 제1 측벽 및 제2 층간 절연막(140)에 의해 둘러싸이는 빈 공간 일 수 있다. 또한, 제2 에어 갭(152)은 컨택 플러그(320)의 제1 부분(321)의 상면, 제1 층간 절연막(110), 컨택 플러그(320)의 제2 부분(322)의 제2 측벽 및 제2 층간 절연막(140)에 의해 둘러싸이는 빈 공간 일 수 있다. 여기에서, 컨택 플러그(320)의 제2 부분(322)의 제2 측벽은 컨택 플러그(320)의 제2 부분(322)의 제1 측벽과 대향하는 측벽을 의미한다.
에어 갭(150)의 상면(151a)은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다. 또한, 에어 갭(150)의 상면(151a)은 컨택 플러그(320)의 제2 부분(322)의 상면보다 낮게 형성될 수 있다. 컨택 플러그(320)의 제2 부분(322)의 측벽의 일부는 제2 층간 절연막(140)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 배선 패턴(330)은 컨택 플러그(320)의 제2 부분(322)의 상면 상에 배치될 수 있다. 제1 배선 패턴(330)의 측벽의 경사 프로파일은 컨택 플러그(320)의 제2 부분(322)의 측벽의 경사 프로파일과 연속적으로 형성될 수 있다. 제1 배선 패턴(330)의 하면은 제2 배선 패턴(135)의 하면과 동일 평면 상에 형성될 수 있다.
제1 배선 패턴(330)은 제1 배리어층(331) 및 제1 배선층(332)을 포함할 수 있다. 제1 배리어층(331)은 제1 배선 패턴(330)의 하면을 형성할 수 있다. 제1 배리어층(331)은 컨택 플러그(320)의 제2 부분(322)의 상면과 접할 수 있다. 예를 들어, 제1 배리어층(331)은 컨택 플러그(320)의 제2 부분(322)의 상면 상에서 컨포말하게 형성될 수 있다. 제1 배선층(332)은 제1 배리어층(331) 상에 배치될 수 있다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 컨택 플러그(420)가 제1 부분(421) 및 제1 부분(421)으로부터 수직 방향(DR2)으로 돌출된 제2 부분(422)을 포함할 수 있다. 컨택 플러그(420)의 제1 부분(421) 및 컨택 플러그(420)의 제2 부분(422) 각각은 제1 트렌치(T1)의 내부에 배치될 수 있다.
에어 갭(450)은 컨택 플러그(420)의 제1 부분(421)의 상면과 제2 층간 절연막(140) 사이에서, 컨택 플러그(420)의 제2 부분(422)의 일 측벽 상에만 형성될 수 있다. 에어 갭(450)은 컨택 플러그(420)의 제2 부분(422)의 제1 측벽 상에 형성될 수 있다. 에어 갭(450)은 컨택 플러그(420)의 제2 부분(422)의 제1 측벽과 제1 층간 절연막(110) 사이에 형성될 수 있다. 컨택 플러그(420)의 제2 부분(422)의 제1 측벽과 대향하는 컨택 플러그(420)의 제2 부분(422)의 제2 측벽은 제1 층간 절연막(110)과 접할 수 있다.
에어 갭(450)은 컨택 플러그(420)의 제1 부분(421)의 상면, 제1 층간 절연막(110), 컨택 플러그(420)의 제2 부분(422)의 제1 측벽 및 제2 층간 절연막(140)에 의해 둘러싸이는 빈 공간 일 수 있다.
도 6에는 제1 배선 패턴(430)의 제2 측벽과 제1 층간 절연막(110) 사이에 제2 층간 절연막(140)이 배치되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제1 배선 패턴(430)의 제2 측벽과 제1 층간 절연막(110) 사이에서 일부의 공간에 제2 층간 절연막(140)이 배치될 수도 있다.
에어 갭(450)의 상면은 제1 층간 절연막(110)의 상면(110a)보다 낮게 형성될 수 있다. 또한, 에어 갭(150)의 상면(151a)은 컨택 플러그(420)의 제2 부분(422)의 상면보다 낮게 형성될 수 있다. 컨택 플러그(420)의 제2 부분(422)의 제1 측벽의 일부는 제2 층간 절연막(140)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 배선 패턴(430)은 컨택 플러그(420)의 제2 부분(422)의 상면 상에 배치될 수 있다. 제1 배선 패턴(430)의 제1 측벽의 경사 프로파일은 컨택 플러그(420)의 제2 부분(422)의 제1 측벽의 경사 프로파일과 연속적으로 형성될 수 있다. 제1 배선 패턴(430)의 하면은 제2 배선 패턴(135)의 하면과 동일 평면 상에 형성될 수 있다.
제1 배선 패턴(430)은 제1 배리어층(431) 및 제1 배선층(432)을 포함할 수 있다. 제1 배리어층(431)은 제1 배선 패턴(430)의 하면을 형성할 수 있다. 제1 배리어층(431)은 컨택 플러그(420)의 제2 부분(422)의 상면과 접할 수 있다. 예를 들어, 제1 배리어층(431)은 컨택 플러그(420)의 제2 부분(422)의 상면 상에서 컨포말하게 형성될 수 있다. 제1 배선층(432)은 제1 배리어층(431) 상에 배치될 수 있다.
이하에서, 도 7 및 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 도 7의 R3 영역을 확대한 확대도이다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 비아(570)의 상면 상에 제3 에어 갭(551) 및 제4 에어 갭(552)이 형성될 수 있다.
비아(570)는 제2 트렌치(T2)의 내부에 배치될 수 있다. 비아(570)의 상면은 제3 층간 절연막(160)의 상면보다 낮게 형성될 수 있다. 즉, 제3 층간 절연막(160)의 적어도 일부는 비아(570)의 상면 상에서 제2 트렌치(T2)에 노출될 수 있다.
제3 배선 패턴(590)의 측벽은 경사 프로파일을 가질 수 있다. 예를 들어, 제3 배선 패턴(590)의 수평 방향(DR1)의 폭은 비아(570)에 인접할수록 증가할 수 있다. 패터닝 공정을 통해 제3 배선 패턴(590)이 형성된 후에, 제4 층간 절연막(180)이 형성됨으로써, 제3 배선 패턴(590)의 측벽의 경사 프로파일이 상기와 같이 형성될 수 있다.
제3 배선 패턴(590)은 제2 배리어층(591) 및 제2 배선층(592)을 포함할 수 있다. 제2 배리어층(591)은 제2 배선 패턴(590)의 하면을 형성할 수 있다. 제2 배리어층(591)은 비아(570)의 상면과 접할 수 있다. 예를 들어, 제2 배리어층(591)은 비아(570)의 상면 상에서 컨포말하게 형성될 수 있다.
제4 배선 패턴(195)은 제3 층간 절연막(160)의 상면(160a) 상에 배치될 수 있다. 제4 배선 패턴(195)은 제3 배선 패턴(590)과 수평 방향(DR1)으로 이격될 수 있다.
예를 들어, 제4 배선 패턴(195)은 제2 트렌치(T2)로부터 수평 방향(DR1)으로 제2 간격(P2)만큼 이격될 수 있다. 비아(570)의 상면으로부터 제3 층간 절연막(160)의 상면(160a)까지의 수직 방향(DR2)의 제2 높이(H2)는 제2 트렌치(T2)와 제4 배선 패턴(195) 사이의 제2 간격(P2)보다 클 수 있다.
제3 에어 갭(551) 및 제4 에어 갭(552) 각각은 제2 트렌치(T2)의 내부에서 비아(570)의 상면 상에 형성될 수 있다. 제3 에어 갭(551)의 제4 에어 갭(552)과 수평 방향(DR1)으로 이격될 수 있다. 제3 에어 갭(551) 및 제4 에어 갭(552)은 비아(570)의 상면과 제4 층간 절연막(180) 사이에서, 제3 배선 패턴(590)의 양 측벽 상에 형성될 수 있다.
예를 들어, 제3 에어 갭(551)은 제3 배선 패턴(590)의 제1 측벽 상에 형성될 수 있다. 제4 에어 갭(552)은 제3 배선 패턴(590)의 제1 측벽과 대향하는 제3 배선 패턴(590)의 제2 측벽 상에 형성될 수 있다. 즉, 제3 배선 패턴(590)의 적어도 일부는 제3 에어 갭(551)과 제4 에어 갭(552) 사이에 배치될 수 있다.
제3 에어 갭(551)은 비아(570)의 상면, 제3 층간 절연막(160), 제3 배선 패턴(590)의 제1 측벽 및 제4 층간 절연막(180)에 의해 둘러싸이는 빈 공간 일 수 있다. 또한, 제4 에어 갭(552)은 비아(570)의 상면, 제3 층간 절연막(160), 제3 배선 패턴(590)의 제2 측벽 및 제4 층간 절연막(180)에 의해 둘러싸이는 빈 공간 일 수 있다. 제3 에어 갭(551)의 상면(551a) 및 제4 에어 갭(552)의 상면 각각은 제3 층간 절연막(160)의 상면(160a)보다 낮게 형성될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 7 및 도 8에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 에어 갭(651)이 제3 배선 패턴(690)의 일 측벽 상에만 형성될 수 있다. 구체적으로, 제3 에어 갭(651)은 제3 배선 패턴(690)의 제1 측벽 상에 형성될 수 있다. 제3 배선 패턴(690)의 제1 측벽과 대향하는 제3 배선 패턴(690)의 제2 측벽은 제3 층간 절연막(160)과 접할 수 있다.
도 9에는 제3 배선 패턴(690)의 제2 측벽과 제3 층간 절연막(160) 사이에 제4 층간 절연막(180)이 배치되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제3 배선 패턴(690)의 제2 측벽과 제3 층간 절연막(160) 사이에서 일부의 공간에 제4 층간 절연막(180)이 배치될 수도 있다.
제3 배선 패턴(690)은 제2 배리어층(691) 및 제2 배선층(692)을 포함할 수 있다. 제2 배리어층(691)은 제3 층간 절연막(160)과 접하는 제3 배선 패턴(690)의 측벽 및 비아(570)와 접하는 제3 배선 패턴(690)의 하면을 형성할 수 있다. 제2 배리어층(691)은 비아(570)의 상면 및 제3 층간 절연막(160)과 접할 수 있다. 제2 배선층(692)은 제2 배리어층(691) 상에 배치될 수 있다.
이하에서, 도 10 및 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 7 및 도 8에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 도 10의 R4 영역을 확대한 확대도이다.
도 10 및 도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 비아(770)가 제1 부분(771) 및 제1 부분(771)으로부터 수직 방향(DR2)으로 돌출된 제2 부분(772)을 포함할 수 있다. 비아(770)의 제1 부분(771) 및 비아(770)의 제2 부분(772) 각각은 제2 트렌치(T2)의 내부에 배치될 수 있다.
비아(770)의 제1 부분(771)의 측벽들은 제3 층간 절연막(160)과 접할 수 있다. 비아(770)의 제2 부분(772)의 측벽들은 제3 층간 절연막(160)과 이격될 수 있다.
제3 에어 갭(551) 및 제4 에어 갭(552)은 비아(770)의 제1 부분(771)의 상면과 제4 층간 절연막(180) 사이에서, 비아(770)의 제2 부분(772)의 양 측벽 상에 형성될 수 있다. 즉, 제3 에어 갭(551) 및 제4 에어 갭(552) 각각은 비아(770)의 제2 부분(772)의 양 측벽과 제3 층간 절연막(160) 사이에 형성될 수 있다.
제3 에어 갭(551)은 비아(770)의 제1 부분(771)의 상면, 제3 층간 절연막(160), 비아(770)의 제2 부분(772)의 제1 측벽 및 제4 층간 절연막(180)에 의해 둘러싸이는 빈 공간 일 수 있다. 또한, 제4 에어 갭(552)은 비아(770)의 제1 부분(771)의 상면, 제3 층간 절연막(160), 비아(770)의 제2 부분(772)의 제2 측벽 및 제4 층간 절연막(180)에 의해 둘러싸이는 빈 공간 일 수 있다. 여기에서, 비아(770)의 제2 부분(772)의 제2 측벽은 비아(770)의 제2 부분(772)의 제1 측벽과 대향하는 측벽을 의미한다.
제3 에어 갭(551)의 상면(551a) 및 제4 에어 갭(554)의 상면 각각은 제3 층간 절연막(160)의 상면(160a)보다 낮게 형성될 수 있다. 또한, 제3 에어 갭(551)의 상면(551a) 및 제4 에어 갭(554)의 상면 각각은 비아(770)의 제2 부분(772)의 상면보다 낮게 형성될 수 있다. 비아(770)의 제2 부분(772)의 측벽의 일부는 제4 층간 절연막(180)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 배선 패턴(790)은 비아(770)의 제2 부분(772)의 상면 상에 배치될 수 있다. 제3 배선 패턴(790)의 측벽의 경사 프로파일은 비아(770)의 제2 부분(772)의 측벽의 경사 프로파일과 연속적으로 형성될 수 있다. 제3 배선 패턴(790)의 하면은 제4 배선 패턴(195)의 하면과 동일 평면 상에 형성될 수 있다.
제3 배선 패턴(790)은 제2 배리어층(791) 및 제2 배선층(792)을 포함할 수 있다. 제2 배리어층(791)은 제3 배선 패턴(790)의 하면을 형성할 수 있다. 제2 배리어층(791)은 비아(770)의 제2 부분(772)의 상면과 접할 수 있다. 예를 들어, 제2 배리어층(791)은 비아(770)의 제2 부분(772)의 상면 상에서 컨포말하게 형성될 수 있다. 제2 배선층(792)은 제2 배리어층(791) 상에 배치될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 7 및 도 8에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 비아(870)가 제1 부분(871) 및 제1 부분(871)으로부터 수직 방향(DR2)으로 돌출된 제2 부분(872)을 포함할 수 있다. 비아(870)의 제1 부분(871) 및 비아(870)의 제2 부분(872) 각각은 제2 트렌치(T2)의 내부에 배치될 수 있다.
제3 에어 갭(851)은 비아(870)의 제1 부분(871)의 상면과 제4 층간 절연막(180) 사이에서, 비아(870)의 제2 부분(872)의 일 측벽 상에만 형성될 수 있다. 제3 에어 갭(851)은 비아(870)의 제2 부분(872)의 제1 측벽 상에 형성될 수 있다. 제3 에어 갭(851)은 비아(870)의 제2 부분(872)의 제1 측벽과 제3 층간 절연막(160) 사이에 형성될 수 있다. 비아(870)의 제2 부분(872)의 제1 측벽과 대향하는 비아(870)의 제2 부분(872)의 제2 측벽은 제3 층간 절연막(160)과 접할 수 있다.
제3 에어 갭(851)은 비아(870)의 제1 부분(871)의 상면, 제3 층간 절연막(160), 비아(870)의 제2 부분(872)의 제1 측벽 및 제4 층간 절연막(180)에 의해 둘러싸이는 빈 공간 일 수 있다.
도 12에는 제3 배선 패턴(890)의 제2 측벽과 제3 층간 절연막(160) 사이에 제4 층간 절연막(180)이 배치되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제3 배선 패턴(890)의 제2 측벽과 제3 층간 절연막(160) 사이에서 일부의 공간에 제4 층간 절연막(180)이 배치될 수도 있다.
제3 에어 갭(851)의 상면은 제3 층간 절연막(160)의 상면보다 낮게 형성될 수 있다. 또한, 제3 에어 갭(851)의 상면은 비아(870)의 제2 부분(872)의 상면보다 낮게 형성될 수 있다. 비아(870)의 제2 부분(872)의 제1 측벽의 일부는 제4 층간 절연막(180)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 배선 패턴(890)은 비아(870)의 제2 부분(872)의 상면 상에 배치될 수 있다. 제3 배선 패턴(890)의 제1 측벽의 경사 프로파일은 비아(870)의 제2 부분(872)의 제1 측벽의 경사 프로파일과 연속적으로 형성될 수 있다. 제3 배선 패턴(890)의 하면은 제4 배선 패턴(195)의 하면과 동일 평면 상에 형성될 수 있다.
제3 배선 패턴(890)은 제2 배리어층(891) 및 제2 배선층(892)을 포함할 수 있다. 제2 배리어층(891)은 제3 배선 패턴(890)의 하면을 형성할 수 있다. 제2 배리어층(891)은 비아(870)의 제2 부분(872)의 상면과 접할 수 있다. 예를 들어, 제2 배리어층(891)은 비아(870)의 제2 부분(872)의 상면 상에서 컨포말하게 형성될 수 있다. 제2 배선층(892)은 제2 배리어층(891) 상에 배치될 수 있다.
이하에서, 도 1, 도 13 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 제1 층간 절연막(110)의 내부에 수직 방향(DR2)으로 연장되는 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)에 의해 기판(100)의 일부가 노출될 수 있다.
이어서, 제1 트렌치(T1)의 내부에 프리(pre) 컨택 플러그(120p)가 형성될 수 있다. 예를 들어, 프리 컨택 플러그(120p)는 제1 트렌치(T1)를 완전히 채울 수 있다.
도 14를 참조하면, 프리 컨택 플러그(120p)의 상부가 전체적으로 식각될 수 있다. 제1 트렌치(T1)의 내부에 남아있는 프리 컨택 플러그(120p)의 일부는 컨택 플러그(120)를 형성할 수 있다. 컨택 플러그(120)의 상면은 제1 층간 절연막(110)의 상면보다 낮게 형성될 수 있다.
도 15를 참조하면, 제1 층간 절연막(110) 및 컨택 플러그(120)의 상면 상에 제1 배리어 물질층(131M)이 형성될 수 있다. 예를 들어, 제1 배리어 물질층(131M)은 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 배리어 물질층(131M) 상에 제1 배선 물질층(132M)이 형성될 수 있다. 제2 트렌치(T2)는 컨택 플러그(120), 제1 배리어 물질층(131M) 및 제1 배선 물질층(132M)에 의해 완전히 채워질 수 있다.
도 16을 참조하면, 제1 배리어 물질층(131M) 및 제1 배선 물질층(132M)에 대하여 패터닝 공정이 수행될 수 있다. 패터닝 공정을 통해, 컨택 플러그(120) 상에 제1 배선 패턴(130)이 형성되고, 제1 층간 절연막(110) 상에 제2 배선 패턴(135)이 형성될 수 있다.
제1 배선 패턴(130)의 일부는 제1 트렌치(T1)의 내부에 형성될 수 있다. 제2 배선 패턴(135)은 제1 배선 패턴(130)과 수평 방향(DR1)으로 이격될 수 있다. 제1 배선 패턴(130) 및 제2 배선 패턴(135) 각각은 제1 배리어층(131) 및 제1 배선층(132)을 포함할 수 있다.
제2 배선 패턴(135)은 제1 트렌치(T1)로부터 수평 방향(DR1)으로 제1 간격(도 2의 P1)만큼 이격될 수 있다. 컨택 플러그(120)의 상면(도 2의 120a)으로부터 제1 층간 절연막(110)의 상면(도 2의 110a)까지의 수직 방향(DR2)의 제1 높이(도 2의 H1)는 제1 트렌치(T1)와 제2 배선 패턴(135) 사이의 제1 간격(도 2의 P1)보다 클 수 있다.
도 17을 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(140)이 형성될 수 있다. 제2 층간 절연막(140)은 제1 배선 패턴(130)의 일부의 측벽 및 제2 배선 패턴(135)의 측벽을 둘러쌀 수 있다.
이 경우, 제1 트렌치(T1)의 내부에서 제1 배선 패턴(130)의 양 측벽 상에 에어 갭(150)이 형성될 수 있다. 구체적으로, 제1 에어 갭(151)은 제1 트렌치(T1)의 내부에서 제1 배선 패턴(130)의 제1 측벽(130s1)과 제1 층간 절연막(110) 사이에 형성될 수 있다. 제2 에어 갭(152)은 제1 트렌치(T1)의 내부에서 제1 배선 패턴(130)의 제2 측벽(130s2)과 제1 층간 절연막(110) 사이에 형성될 수 있다.
제2 층간 절연막(140)의 일부는 제1 트렌치(T1)의 내부에 형성될 수 있다. 즉, 에어 갭(150)의 상면은 제1 층간 절연막(110)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 18을 참조하면, 제2 층간 절연막(140) 상에 제3 층간 절연막(160)이 형성될 수 있다. 이어서, 제3 층간 절연막(160)의 내부에 수직 방향(DR2)으로 연장되는 제2 트렌치(T2)가 형성될 수 있다. 예를 들어, 제2 트렌치(T2)에 의해 제1 배선 패턴(130)의 상면의 일부가 노출될 수 있다.
이어서, 제2 트렌치(T2)의 내부에 비아(170)가 형성될 수 있다. 예를 들어, 비아(170)는 제2 트렌치(T2)를 완전히 채울 수 있다.
도 1을 참조하면, 제3 층간 절연막(160) 상에 제3 배선 패턴(190) 및 제4 배선 패턴(195)이 형성될 수 있다. 예를 들어, 제3 배선 패턴(190) 및 제4 배선 패턴(195)은 패터닝 공정을 통해 형성될 수 있다. 제3 배선 패턴(190) 및 제4 배선 패턴(195) 각각은 제3 층간 절연막(160)에 인접할수록 수평 방향(DR1)의 폭이 증가할 수 있다.
이어서, 제3 층간 절연막(160) 상에 제4 층간 절연막(180)이 형성될 수 있다. 제4 층간 절연막(180)은 제3 배선 패턴(190)의 측벽 및 제4 배선 패턴(195)의 측벽 각각을 둘러쌀 수 있다.
다른 몇몇 실시예에서, 제3 배선 패턴(190) 및 제4 배선 패턴(195)은 다마신 공정에 의해 형성될 수도 있다. 이 경우, 제3 배선 패턴(190) 및 제4 배선 패턴(195) 각각은 제3 층간 절연막(160)에 인접할수록 수평 방향(DR1)의 폭이 감소할 수 있다.
이하에서, 도 4, 도 19 내지 도 22를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 19 내지 도 22는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19를 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 제1 층간 절연막(110)의 내부에 수직 방향(DR2)으로 연장되는 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)에 의해 기판(100)의 일부가 노출될 수 있다.
이어서, 제1 트렌치(T1)의 내부에 프리(pre) 컨택 플러그(120p)가 형성될 수 있다. 예를 들어, 프리 컨택 플러그(120p)는 제1 트렌치(T1)를 완전히 채울 수 있다. 이어서, 제1 층간 절연막(110) 및 프리 컨택 플러그(120p) 상에 제1 배리어 물질층(331M) 및 제1 배선 물질층(332M)이 순차적으로 형성될 수 있다.
도 20을 참조하면, 제1 배리어 물질층(331M) 및 제1 배선 물질층(332M)에 대하여 패터닝 공정이 수행될 수 있다. 패터닝 공정을 통해, 컨택 플러그(120) 상에 제1 배선 패턴(130)이 형성되고, 제1 층간 절연막(110) 상에 제2 배선 패턴(135)이 형성될 수 있다.
또한, 패터닝 공정을 통해, 프리 컨택 플러그(120p)의 상부의 일부가 식각되어 컨택 플러그(320)가 형성될 수 있다.
컨택 플러그(320)는 제1 부분(321) 및 제1 부분(321)으로부터 수직 방향(DR2)으로 돌출된 제2 부분(322)을 포함할 수 있다. 패터닝 공정을 통해, 제1 층간 절연막(110)과 접하는 프리 컨택 플러그(120p)의 일부가 식각되어, 컨택 플러그(320)의 제2 부분(322)이 형성될 수 있다. 컨택 플러그(320)의 제2 부분(322)은 제1 층간 절연막(110)과 수평 방향(DR1)으로 이격될 수 있다.
도 21을 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(140)이 형성될 수 있다. 제2 층간 절연막(140)은 제1 배선 패턴(330)의 일부의 측벽 및 제2 배선 패턴(135)의 측벽을 둘러쌀 수 있다.
이 경우, 제1 트렌치(T1)의 내부에서 컨택 플러그(320)의 제2 부분(322)의 양 측벽 상에 에어 갭(150)이 형성될 수 있다. 구체적으로, 제1 에어 갭(151)은 제1 트렌치(T1)의 내부에서 컨택 플러그(320)의 제2 부분(322)의 제1 측벽과 제1 층간 절연막(110) 사이에 형성될 수 있다. 제2 에어 갭(152)은 제1 트렌치(T1)의 내부에서 컨택 플러그(320)의 제2 부분(322)의 제2 측벽과 제1 층간 절연막(110) 사이에 형성될 수 있다.
제2 층간 절연막(140)의 일부는 제1 트렌치(T1)의 내부에 형성될 수 있다. 즉, 에어 갭(150)의 상면은 제1 층간 절연막(110)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 22를 참조하면, 제2 층간 절연막(140) 상에 제3 층간 절연막(160)이 형성될 수 있다. 이어서, 제3 층간 절연막(160)의 내부에 수직 방향(DR2)으로 연장되는 제2 트렌치(T2)가 형성될 수 있다. 예를 들어, 제2 트렌치(T2)에 의해 제1 배선 패턴(330)의 상면의 일부가 노출될 수 있다.
이어서, 제2 트렌치(T2)의 내부에 비아(170)가 형성될 수 있다. 예를 들어, 비아(170)는 제2 트렌치(T2)를 완전히 채울 수 있다.
도 4를 참조하면, 제3 층간 절연막(160) 상에 제3 배선 패턴(190) 및 제4 배선 패턴(195)이 형성될 수 있다. 예를 들어, 제3 배선 패턴(190) 및 제4 배선 패턴(195)은 패터닝 공정을 통해 형성될 수 있다. 제3 배선 패턴(190) 및 제4 배선 패턴(195) 각각은 제3 층간 절연막(160)에 인접할수록 수평 방향(DR1)의 폭이 증가할 수 있다.
이어서, 제3 층간 절연막(160) 상에 제4 층간 절연막(180)이 형성될 수 있다. 제4 층간 절연막(180)은 제3 배선 패턴(190)의 측벽 및 제4 배선 패턴(195)의 측벽 각각을 둘러쌀 수 있다.
다른 몇몇 실시예에서, 제3 배선 패턴(190) 및 제4 배선 패턴(195)은 다마신 공정에 의해 형성될 수도 있다. 이 경우, 제3 배선 패턴(190) 및 제4 배선 패턴(195) 각각은 제3 층간 절연막(160)에 인접할수록 수평 방향(DR1)의 폭이 감소할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 층간 절연막
120: 컨택 플러그 130: 제1 배선 패턴
135: 제2 배선 패턴 140: 제2 층간 절연막
150: 에어 갭 160: 제3 층간 절연막
170: 비아 180: 제4 층간 절연막
190: 제3 배선 패턴 195: 제4 배선 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막의 내부에 형성되는 제1 트렌치;
    상기 제1 트렌치의 내부에 배치되는 컨택 플러그;
    상기 컨택 플러그 상에 배치되는 제1 배선 패턴;
    상기 제1 층간 절연막 상에 배치되고, 상기 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴;
    상기 제1 층간 절연막 상에 배치되고, 상기 제1 배선 패턴의 측벽 및 상기 제2 배선 패턴의 측벽 각각을 둘러싸는 제2 층간 절연막; 및
    상기 제1 트렌치의 내부에서 상기 컨택 플러그 상에 형성되는 제1 에어 갭을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 에어 갭은 상기 컨택 플러그와 상기 제2 층간 절연막 사이에서, 상기 제1 배선 패턴의 측벽 중에서 적어도 하나 상에 형성되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 에어 갭은 상기 제1 배선 패턴의 제1 측벽 상에 형성되고, 상기 제1 배선 패턴의 상기 제1 측벽과 대향하는 상기 제1 배선 패턴의 제2 측벽은 상기 제1 층간 절연막과 접하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 컨택 플러그는 제1 부분 및 상기 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하되,
    상기 제1 에어 갭은 상기 컨택 플러그의 상기 제2 부분과 상기 제1 층간 절연막 사이에 형성되는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 에어 갭은 상기 컨택 플러그의 상기 제1 부분의 제1 측벽 상에 형성되고, 상기 컨택 플러그의 상기 제1 부분의 제1 측벽과 대향하는 상기 컨택 플러그의 상기 제1 부분의 제2 측벽은 상기 제1 층간 절연막과 접하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 컨택 플러그의 상면으로부터 상기 제1 층간 절연막의 상면까지의 제1 높이는 상기 제1 트렌치와 상기 제2 배선 패턴 사이의 제1 간격보다 큰 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 에어 갭의 상면은 상기 제1 층간 절연막의 상면보다 낮게 형성되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 배선 패턴의 상기 수평 방향의 폭은 상기 컨택 플러그에 인접할수록 증가하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제2 층간 절연막 상에 배치되는 제3 층간 절연막과,
    상기 제2 층간 절연막의 내부에 형성되는 제2 트렌치와,
    상기 제2 트렌치의 내부에 배치되는 비아와,
    상기 비아 상에 배치되는 제3 배선 패턴과,
    상기 제3 층간 절연막 상에 배치되고, 상기 제3 배선 패턴과 상기 수평 방향으로 이격된 제4 배선 패턴과,
    상기 제3 층간 절연막 상에 배치되고, 상기 제3 배선 패턴의 측벽 및 상기 제3 배선 패턴의 측벽 각각을 둘러싸는 제4 층간 절연막과,
    상기 제2 트렌치의 내부에서 상기 비아 상에 형성되는 제2 에어 갭을 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 에어 갭은 상기 비아와 상기 제4 층간 절연막 사이에서, 상기 제3 배선 패턴의 측벽 중에서 적어도 하나 상에 형성되는 반도체 장치.
  11. 제 9항에 있어서,
    상기 비아는 제1 부분 및 상기 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하되,
    상기 제2 에어 갭은 상기 비아의 상기 제2 부분과 상기 제3 층간 절연막 사이에 형성되는 반도체 장치.
  12. 제 9항에 있어서,
    상기 비아의 상면으로부터 상기 제3 층간 절연막의 상면까지의 제2 높이는 상기 제2 트렌치와 상기 제4 배선 패턴 사이의 제2 간격보다 큰 반도체 장치.
  13. 기판;
    상기 기판 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막의 내부에 형성되는 제1 트렌치;
    상기 제1 트렌치의 내부에 배치되는 컨택 플러그;
    상기 컨택 플러그 상에 배치되는 제1 배선 패턴;
    상기 제1 층간 절연막 상에 배치되고, 상기 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴;
    상기 제1 층간 절연막 상에 배치되고, 상기 제1 배선 패턴의 측벽 및 상기 제2 배선 패턴의 측벽 각각을 둘러싸는 제2 층간 절연막; 및
    상기 제1 트렌치의 내부에서 상기 컨택 플러그 상에 형성되고, 상기 수평 방향으로 서로 이격된 제1 에어 갭 및 제2 에어 갭을 포함하되,
    상기 컨택 플러그의 상면으로부터 상기 제1 층간 절연막의 상면까지의 높이는 상기 제1 트렌치와 상기 제2 배선 패턴 사이의 간격보다 크고,
    상기 제1 배선 패턴의 상기 수평 방향의 폭은 상기 컨택 플러그에 인접할수록 증가하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 배선 패턴의 적어도 일부는 상기 제1 에어 갭과 상기 제2 에어 갭 사이에 배치되는 반도체 장치.
  15. 제 13항에 있어서,
    상기 컨택 플러그는 제1 부분 및 상기 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하되,
    상기 컨택 플러그의 상기 제2 부분은 상기 제1 에어 갭과 상기 제2 에어 갭 사이에 배치되는 반도체 장치.
  16. 제 13항에 있어서,
    상기 제2 층간 절연막 상에 배치되는 제3 층간 절연막과,
    상기 제2 층간 절연막의 내부에 형성되는 제2 트렌치와,
    상기 제2 트렌치의 내부에 배치되는 비아와,
    상기 비아 상에 배치되는 제3 배선 패턴과,
    상기 제3 층간 절연막 상에 배치되고, 상기 제3 배선 패턴과 상기 수평 방향으로 이격된 제4 배선 패턴과,
    상기 제3 층간 절연막 상에 배치되고, 상기 제3 배선 패턴의 측벽 및 상기 제3 배선 패턴의 측벽 각각을 둘러싸는 제4 층간 절연막과,
    상기 제2 트렌치의 내부에서 상기 비아 상에 형성되고, 상기 수평 방향으로 서로 이격된 제3 에어 갭 및 제4 에어 갭을 더 포함하는 반도체 장치.
  17. 기판 상에 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 트렌치의 내부에 컨택 플러그를 형성하고,
    상기 컨택 플러그 상에 제1 배선 패턴을 형성하고,
    상기 제1 층간 절연막 상에 상기 제1 배선 패턴의 측벽을 둘러싸는 제2 층간 절연막을 형성하여, 상기 트렌치의 내부에서 상기 컨택 플러그와 상기 제2 층간 절연막 사이에 에어 갭을 형성하고,
    상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 것을 포함하되,
    상기 에어 갭의 상면은 상기 제1 층간 절연막의 상면보다 낮게 형성되는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 트렌치의 내부에 상기 컨택 플러그를 형성하는 것은,
    상기 트렌치의 내부를 채우도록 프리(pre) 컨택 플러그를 형성하고,
    상기 프리 컨택 플러그의 상부를 전체적으로 식각하여, 상기 제1 층간 절연막의 상면보다 낮은 상면을 갖는 컨택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 17항에 있어서,
    상기 트렌치의 내부에 상기 컨택 플러그를 형성하는 것 및 상기 컨택 플러그 상에 상기 제1 배선 패턴을 형성하는 것은,
    상기 트렌치의 내부를 채우도록 프리 컨택 플러그를 형성하고,
    상기 제1 층간 절연막과 접하는 상기 프리 컨택 플러그의 일부를 식각하여, 제1 부분 및 상기 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하는 컨택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 17항에 있어서,
    상기 컨택 플러그 상에 상기 제1 배선 패턴을 형성하는 것은,
    상기 제1 층간 절연막 상에 상기 제1 배선 패턴과 수평 방향으로 이격된 제2 배선 패턴을 형성하는 것을 더 포함하되,
    상기 컨택 플러그의 상면으로부터 상기 제1 층간 절연막의 상면까지의 높이는 상기 트렌치와 상기 제2 배선 패턴 사이의 간격보다 큰 반도체 장치의 제조 방법.
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