KR101102715B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR101102715B1
KR101102715B1 KR1020090030347A KR20090030347A KR101102715B1 KR 101102715 B1 KR101102715 B1 KR 101102715B1 KR 1020090030347 A KR1020090030347 A KR 1020090030347A KR 20090030347 A KR20090030347 A KR 20090030347A KR 101102715 B1 KR101102715 B1 KR 101102715B1
Authority
KR
South Korea
Prior art keywords
bit line
forming
interlayer insulating
contact pad
etching
Prior art date
Application number
KR1020090030347A
Other languages
English (en)
Other versions
KR20100111889A (ko
Inventor
남병섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090030347A priority Critical patent/KR101102715B1/ko
Priority to US12/495,584 priority patent/US7998870B2/en
Publication of KR20100111889A publication Critical patent/KR20100111889A/ko
Priority to US13/176,616 priority patent/US8471318B2/en
Application granted granted Critical
Publication of KR101102715B1 publication Critical patent/KR101102715B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자는 반도체 기판 상에 폭이 일정한 다수의 비트라인과 상기 비트라인과 일정 각도를 갖도록 기울어져 배치되는 활성영역 및 상기 활성영역의 중앙부와 접속되는 상기 비트라인의 주위에 구비되는 스페이서를 포함함으로써, 비트라인 콘택의 CD를 증가시킬 수 있어 비트라인 콘택 패터닝 마진을 향상시키고, 비트라인 패턴의 폭을 일정하게 형성할 수 있어 비트라인 패터닝 마진을 향상시키며, 저장전극 콘택 자기정렬 마진의 증가로 라인 타입의 저장전극 콘택 마진을 향상시키고, 비트라인 및 저장전극 콘택을 폭이 일정한 라인 형태로 형성함으로써 스페이서 패터닝(SPT) 프로세스가 가능하며, 현재 공정에서 적용되는 텅스텐 에치백 공정과 습식 식각공정을 이용하여 쉽게 폭이 동일한 비트라인을 형성할 수 있는 효과를 제공한다.
비트라인, 콘택패드, dogbone layout

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming it}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 6F2 구조에서의 비트라인 및 그 형성 방법에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory) 소자의 대용량화 요구가 점점 커짐에도 불구하고 칩의 크기의 증가 한계에 의해 디램 소자의 용량 증가 또한 한계를 보이는 실정이다. 칩의 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 많은 메모리셀을 하나의 웨이퍼에 형성시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.
최근 제안되고 있는 6F2 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F2가 되는 단위 셀을 갖는 반도체 소자를 의미한다. 따라서 단위셀의 면적이 8F2에서 6F2로 가면서 집적도를 증가시킨다. 이와 같은 6F2 레이아웃을 갖는 디램소자들은 모두 비스듬한 액티브 형상(A)을 가지며, 하나의 액티브영역 내에 두 개의 단위 셀이 형성되는 것이 일반적이다. 단지 비트라인 사이에 저장전극 콘택플러그가 두 개 배치되며, 모두 액티브영역내에 비트라인 콘택을 지나간다는 점에서 8F2 레이아웃을 갖는 디램소자에 비하여 보다 더 집적도가 높다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자를 나타낸 평면도 및 x-x' 단면도이다.
도 1a에 도시된 바와 같이, 6F2 구조의 셀은 비트라인(18)과 일정각도를 갖도록 배치되는 다수 개의 활성영역(A)과, 1F의 간격을 갖도록 형성된 다수 개의 워드라인(미도시)들 및 워드라인(미도시)들 상측에 1F의 간격을 갖도록 형성된 다수 개의 비트라인(18)들을 포함하는 구조이다. 보다 구체적으로 살펴보면 도 1a을 x-x'로 자른 단면도인 도 1b와 같다.
도 1b에 도시된 바와 같이, 소자분리막(12)에 의해 정의되는 활성영역(A)을 포함하는 반도체 기판(10)에 형성된 층간절연막(14)과, 층간절연막(14)에 형성된 비트라인 콘택홀(16)과, 비트라인 콘택홀(16)을 매립하는 비트라인(18)을 포함한다. 여기서, 반도체 기판(10) 상에는 워드라인과 랜딩플러그 및 층간절연막이 더 형성될 수 있으며, 이에 대한 설명은 편의상 생략한다.
도 1a에 도시된 비트라인(18)은 그 폭이 일정하지 않고 비트라인 콘택홀(16)이 있는 부분에서 그 폭이 넓어지도록 설계된다. 이는 하부에 비트라인 콘택홀(16)이 있을 경우 비트라인 콘택홀(16)을 완전히 덮기 위해, 하부에 비트라인 콘택홀(16)이 없는 경우보다 더 큰 폭을 갖도록 설계되기 때문이다. 따라서, 종래기술 에 따른 비트라인(18)의 폭은 모든 영역에서 동일한 폭을 갖지 못하고 비트라인 콘택홀(16)의 유무에 따라 다른 폭을 갖게된다.
그러나 상술한 바와 같은 패턴은 구현되기 어렵다. 특히 상술한 바와 같은 패턴을 정의하기 위한 노광마스크의 패턴을 구현하기 위해서는 작은 세그먼트 단위로 설계되어야 하는데 이는 많은 제작 시간과 비용이 요구되며, 설령 상술한 형태의 패턴을 노광마스크에 구현한다 공정마진이 저하되기 때문에 패터닝이 용이하지 않다.
도 2는 종래 기술에 따른 비트라인 노광마스크를 이용한 패터닝 이미지이다.
도 2에 도시된 바와 같이 폭이 넓고 좁은 영역들이 반복배열된 패턴의 경우에는 공정마진이 매우 작기 때문에 폭이 좁은 영역에서는 연결되지 못하고 패턴 끊김과 같은 불량(F)을 야기시킨다. 만약, 하부에 있는 비트라인 콘택홀(16)을 염두하여 비트라인(18)의 폭을 두껍게 하여 형성하는 경우에는 후속공정에서 형성되는 저장전극 콘택의 마진을 감소시키기 때문에, 비트라인과 저장전극 콘택이 접속되어 불량을 유발하게 되는 문제가 있고, 하부에 있는 비트라인 콘택홀(16)을 염두하지 않고 비트라인(18)의 폭을 가늘게 하여 형성하는 경우에는 비트라인(18)이 비트라인 콘택홀(16)을 충분히 덮어주지 못하여 후속 공정에서 형성되는 저장전극 콘택과 비트라인 콘택홀(16)이 접속되어 불량을 유발하는 문제가 발생하게 된다.
본 발명은 6F2 구조를 갖는 반도체 소자에서 비트라인 콘택과 정확하게 접속되도록 하고 저장전극 콘택의 마진을 향상시키기 위하여 서로 다른 폭을 갖는 비트라인의 패턴 불량을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 폭이 일정한 다수의 비트라인과 상기 비트라인과 일정 각도를 갖도록 기울어져 배치되는 활성영역 및 상기 활성영역의 중앙부와 접속되는 상기 비트라인의 주위에 구비되는 스페이서를 포함하는 것을 특징으로 한다. 그 결과, 6F2 구조를 갖는 반도체 소자에서 비트라인 주위에 구비되는 스페이서에 의해 하부에 형성되는 비트라인 콘택을 덮기 위해 비트라인의 폭이 넓어지는 것을 방지할 수 있어, 종래에 비트라인의 폭이 일정하지 않아 공정마진의 감소하여 패터닝이 정확하게 이루어지지 않은 문제를 해결할 수 있다.
그리고, 상기 비트라인의 하부에 접속되는 콘택패드를 더 포함하는 것을 특징으로 한다. 여기서 콘택패드는 비트라인이 하부에 구비되는 랜딩플러그와 저항이 증가되지 않도록 하며 전기적으로 접속되도록 한다.
또한, 상기 스페이서는 콘택패드 측벽 상부 및 비트라인의 측벽에 구비되는 것을 특징으로 한다. 이는 본 발명의 반도체 소자의 단면 측면에서 비트라인 주위에 구비되는 스페이서를 설명한 것이며 이로써 폭이 일정한 비트라인을 용이하게 형성할 수 있다.
그리고, 상기 콘택패드 츠격에 구비되는 제 1 층간절연막과 식각정지막 및 상기 스페이서 측벽에 구비되는 제 2 층간절연막을 더 포함하는 것을 특징으로 한다. 여기서 식각정지막은 비트라인 콘택홀 형성 시에 식각정지막 이하로 오버식각되지 않도록 하는 것이며, 제 2 층간절연막은 비트라인 콘택홀 형성 시에 사용되는 희생절연막의 역할을 한다.
그리고, 상기 콘택패드는 랜딩플러그와 접속되는 것을 특징으로 하고, 상기 랜딩플러그는 상기 활성영역 상에 형성되는 것을 특징으로 한다. 여기서 콘택패드는 랜딩플러그와 비트라인이 저항의 증가를 최소화하여 전기적으로 연결되도록 하한다. 그리고, 랜딩플러그는 채널이 형성되는 활성영역 상에 형성되도록 하여 후속 공정에서 형성되는 비트라인 등의 회로배선과 반도체 기판이 전기적 접속을 이루도록 한다.
또한, 상기 비트라인은 텅스텐이고, 상기 스페이서는 질화막이고, 상기 콘택패드는 텅스텐이고, 상기 식각정지막은 실리콘 산화질화막(SiON)이고, 상기 제 1 층간절연막 및 제 2 층간절연막은 산화막인 것을 특징으로 한다. 여기서 비트라인은 고속 동작을 용이하게 하고 저항의 특성을 향상시키기 위하여 텅스텐을 사용한다. 그리고 콘택패드는 상술한 바와 같이 랜딩플러그와 비트라인이 전기적으로 연결되도록 하는 역할을 하기 때문에 저항의 증가를 방지하기 위하여 비트라인의 물질과 동일한 텅스텐을 적용하는 것이 바람직하다. 또한 스페이서는 에치백이 용이한 질화막을 사용하는 것이 바람직하다. 그리고, 식각정지막 물질은 비트라인 콘택홀 형성시에 식각정지막과의 식각선택비를 이용한 식각공정으로 식각정지막 이하로 식각되지 않고 제 2 층간절연막의 측벽만이 식각되도록 하기 위하여 제 2 층간절연막의 식각선택비 보다 낮은 식각선택비를 갖는 실리콘 산화질화막을 사용한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 형성된 제 1 층간절연막, 식각정지막 및 제 2 층간절연막을 반도체 기판이 노출되도록 식각하여 콘택패드홀을 형성하는 단계와, 상기 식각정지막 보다 돌출되고, 상기 제 2 층간절여막의 측벽을 노출시키는 콘택패드를 형성하는 단계와, 상기 콘택패드홀 주변의 상기 제 2 층간절연막을 식각하여 상기 콘택패드홀보다 큰 지름을 갖는 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀 측벽에 스페이서를 형성하는 단계 및 상기 제 2 층간절연막 상에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 반도체 기판 상에 랜딩플러그를 포함하는 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 이는 콘택패드가 랜딩플러그와 접속되어 반도체 기판과 비트라인이 연결되도록 하기 위함이다.
그리고, 콘택패드홀을 형성하는 단계는 상기 반도체 기판 상에 상기 제 1 층간절연막, 상기 식각정지막, 상기 제 2 층간절연막, 제 1 하드마스크층 및 제 2 하드마스크층을 형성하는 단계와, 상기 제 2 하드마스크층 상에 감광막을 도포하는 단계와, 콘택패드용 노광마스크를 이용한 노광 및 현상공정을 수행하여 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 제 2 하드마스크층, 상기 제 1 하드마스크층, 상기 제 2 층간절연막, 상기 식각정지막 및 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징 으로 한다.
그리고, 상기 콘택패드를 형성하는 단계는 상기 콘택패드홀을 포함하는 전체 상부에 도전물질을 형성하는 단계 및 상기 도전물질에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다. 따라서 콘택패드 홀 내부에 콘택패드가 형성되도록 하여 비트라인 콘택과의 접속 마진을 향상시킬 수 있어 비트라인 콘택 및 비트라인과의 전기적 접속을 용이하게 한다.
이때, 상기 제 2 층간절연막을 식각하는 단계는 상기 식각정지막의 식각선택비를 이용하여 상기 식각정지막이 식각되지 않도록 하고, 습식 식각하는 것을 특징으로 한다. 이 결과 습식 식각을 통하여 제 2 층간절연막 즉, 산화막의 식각을 용이하게 할 수 있고, 식각정지막의 식각선택비 보다 높은 식각선택비를 갖는 용액을 사용하여 식각정지막이 식각되지 않고 제 2 층간절연막 만이 용이하게 식각되도록 함으로써 콘택패드 측벽에만 스페이서가 형성될 수 있도록 할 수 있다.
그리고, 상기 비트라인 콘택홀 측벽에 스페이서를 형성하는 단계는 상기 비트라인 콘택홀을 포함하는 전체 상부에 절연막을 형성하는 단계 및 상기 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다. 여기서 절연막은 하부의 비트라인 콘택에 의해 폭이 넓은 비트라인이 배치되어야만 구성을 근본적으로 방지할 수 있다. 즉, 하부에 비트라인 콘택이 구비되지 않는 영역의 비트라인의 폭과 동일한 폭으로 비트라인이 형성되게 할 수 있다.
또한, 상기 비트라인을 형성하는 단계는 상기 스페이서를 포함하는 상기 비트라인 콘택홀이 매립되도록 도전물질을 형성하는 단계와 상기 도전물질 상부에 감 광막을 도포하는 단계와 상기 비트라인용 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 한다. 상술한 바와 같이 비트라인용 마스크는 폭이 일정한 마스크 패턴이 구비되기 때문에 종래에 비해 공정마진이 증가되어 패터닝에 불량을 유발하지 않게 한다.
그리고, 상기 도전물질을 형성하는 단계 이후 상기 도전물질 상에 제 3 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 여기서 제 3 하드마스크층은 비트라인의 패터닝이 용이하게 이루어지도록 하게 한다.
본 발명의 반도체 소자 및 그 형성 방법은 다음과 같은 효과를 제공한다.
첫째, 비트라인 콘택의 CD를 증가시킬 수 있어 비트라인 콘택 패터닝 마진을 향상시킬 수 있다.
둘째, 비트라인 패턴의 폭을 일정하게 형성할 수 있어 비트라인 패터닝 마진을 향상시킬 수 있다.
셋째, 저장전극 콘택 자기정렬 마진의 증가로 라인 타입의 저장전극 콘택 마진을 향상시킬 수 있다.
넷째, 비트라인 및 저장전극 콘택을 폭이 일정한 라인 형태로 형성함으로써 스페이서 패터닝(SPT) 프로세스가 가능하다.
다섯째, 현재 공정에서 적용되는 텅스텐 에치백 공정과 습식 식각공정을 이용하여 쉽게 폭이 동일한 비트라인을 형성할 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a는 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 3b는 도 3a를 x1-x1'로 자른 단면도이다.
도 3a에 도시된 바와 같이 본 발명에 따른 반도체 소자는 폭이 일정한 다수의 비트라인(134)과, 비트라인(134)과 일정 각도를 갖도록 기울어져 배치되는 다수 개의 활성영역(A)과, 활성영역(A)의 중앙부와 접속되는 비트라인(134)의 주위에 구비되는 스페이서(126)를 포함하는 구조이다. 여기서, 스페이서(126)는 비트라인(134)의 하부에는 비트라인 콘택홀 주변을 감싸는 형태이다. 보다 구체적으로 살펴보기 위해 도 3a를 x1-x1'로 자른 단면도를 참조한다.
도 3b에 도시된 바와 같이 본 발명에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(A)이 형성된 반도체 기판(100) 상에 랜딩플러그(104) 및 층간절연막(106)을 포함한다. 이때 도시되어 있지는 않지만 반도체 기판(100) 상에는 워드라인이 더 포함될 수 있다. 랜딩플러그(104) 및 층간절연막(106) 상에는 콘택패드(124)를 포함하는 층간절연막(108), 식각정지막(110) 및 층간절연막(112)이 구비되고, 식각정지막(110) 상부로 돌출된 콘택패드(124)의 측벽과 층간절연막(112)의 측벽 사이를 매립하는 스페이서(128)가 구비된다. 이때, 스페이서(128)는 콘택패드(124) 상부의 일부를 더 매립한다. 여기서 스페이서(128)는 후속 공정에서 형성되는 비트라인의 폭을 좁게하여 비트라인의 패터닝을 용이하게 한다. 그리고, 스 페이서(128) 사이 공간을 포함하는 전체 상부에 비트라인용 도전물질을 매립하고 패터닝하여 비트라인(134)을 형성한다. 따라서 폭이 동일한 비트라인을 용이하게 형성할 수 있다.
도 4a 내지 도 4j는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이 소자분리막(102)으로 정의되는 활성영역(A)이 형성된 반도체 기판(100) 상에 층간절연막(104)을 형성한 후 층간절연막(104)의 소정 영역을 식각하여 랜딩플러그 영역(미도시)를 정의한 후 도전물질을 매립하여 랜딩플러그(106)를 형성한다. 이때, 도시되어 있지는 않지만, 층간절연막(104)을 형성하기 이전 워드라인을 더 형성할 수 있다.
도 4b에 도시된 바와 같이 층간절연막(104) 및 랜딩플러그(106)를 포함하는 전체 상부에 층간절연막(108), 식각정지막(110), 층간절연막(112), 하드마스크층(114,116)을 형성한다. 이때, 후속공정에서 층간절연막(112)과 식각정지막(110)과의 식각선택비 차이를 이용하여 층간절연막(112)만이 식각되도록 하기 때문에 층간절연막(108,112)은 산화막인 것이 바람직하고, 식각정지막(110)은 실리콘 산화질화막(SiON)인 것이 바람직하다. 그리고, 하드마스크층(114)는 아몰포스 카본(a-carbon)인 것이 바람직하고, 하드마스크층(116)은 산화막인 것이 바람직하다.
도 4c 내지 도 4d에 도시된 바와 같이 하드마스크층(116) 상에 감광막(미도시)을 도포한 후 콘택패드을 정의하는 노광마스크를 이용한 노광 및 현상공정으로 감광막 패턴(118)을 형성한다. 이어서, 감광막 패턴(118)을 식각마스크로 랜딩플러 그(106)가 노출되도록 하드마스크층(116,114)), 층간절연막(112), 식각정지막(110) 및 층간절연막(108)을 식각하여 콘택패드홀(120)을 형성한다. 그리고, 하드마스크층(116,114)을 제거한다.
도 4e 내지 도 4f에 도시된 바와 같이 콘택패드홀(120)이 매립되도록 도전물질(122)을 형성한 후, 도전물질(122)에 대하여 에치백을 수행하여 도전물질(122)의 상부가 제거되도록 하여, 콘택패드홀(120) 내부에 비트라인 콘택패드(124)를 형성한다. 이때, 콘택패드(124)는 상술한 바와 같이 랜딩플러그와 비트라인이 전기적으로 연결되도록 하는 역할을 하기 때문에 저항의 증가를 방지하기 위하여 텅스텐을 적용하는 것이 바람직하다. 그리고, 도전물질(122)을 형성하기 이전 콘택패드홀(120)에는 장벽금속층(미도시)이 더 형성될 수 있다.
도 4g에 도시된 바와 같이 층간절연막(112)에 대하여 습식 식각을 수행하여 비트라인 콘택홀(126)을 정의한다. 이 과정에서 층간절연막(112)의 하부에 형성되어 있는 식각정지막(110)에 의해 식각정지막(110) 하부로는 습식식각이 이루어지지 않기 때문에 식각정지막(110) 하부에 위치하는 콘택패드(124)는 노출되지 않고 식각정지막(110) 상부에 위치하는 콘택패드(124) 만이 노출된다. 이때, 비트라인 콘택홀(126)은 콘택패드(124)의 CD 보다 큰 CD를 갖도록 형성된다.
도 4h에 도시된 바와 같이 콘택패드(124)를 포함하는 전체 상부에 절연막을 증착한 후, 절연막에 대하여 에치백 공정을 수행하여 스페이서(128)를 형성함으로써 콘택패드(124)와 층간절연막(112) 사이의 공간이 매립되도록 한다. 이때, 스페이서(128)는 에치백이 용이한 질화막을 사용하는 것이 바람직하다. 여기서 스페이 서(128)는 후속공정에서 형성되는 비트라인이 종래 기술과 같이 비트라인 콘택홀의 유무에 따라 그 폭이 일정치 않은 패턴으로 구성되는 것을 방지한다. 즉, 스페이서(128)는 종래와 같이 넓은 폭의 비트라인이 아닌 좁은 폭의 비트라인이 구현되도록 하면서, 종래와 같이 비트라인 콘택이 노출되거나 후속 공정에서 형성되는 저장전극 콘택과 브릿지되는 것을 방지한다. 따라서, 비트라인이 비트라인 콘택홀의 유무에 관계없이 동일한 폭으로 형성되도록 할 수 있다.
도 4i 내지 도 4j에 도시된 바와 같이 비트라인 콘택홀(126)을 포함하는 전체 상부에 도전물질(130)을 형성하고, 그 상부에 하드마스크층(132)을 형성하여 비트라인 콘택홀(126)이 매립되도록 한다. 여기서 도전물질(130)은 고속 동작을 용이하게 하고 저항의 특성을 향상시키기 위하여 텅스텐인 것이 바람직하다. 그 다음, 하드마스크층(132) 상부에 감광막(미도시)을 도포한 후 비트라인 마스크를 이용한 노광 및 현상 공정으로 비트라인을 정의하도록 하는 감광막 패턴을 형성하고, 이를 식각마스크로 하드마스크층(132) 및 도전물질(130)을 식각하여 비트라인(134)을 형성한다. 이때, 비트라인(134)은 비트라인 콘택홀(126)의 유무에 관계없이 동일한 폭으로 형성된다. 따라서 비트라인(134)을 형성함에 있어, 공정마진이 향상되기 때문에 폭이 다른 패턴으로 인한 공정마진이 감소되어 불량이 유발되는 문제를 해결할 수 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자를 나타낸 평면도 및 x-x' 단면도.
도 2는 종래 기술에 따른 비트라인 노광마스크를 이용한 패터닝 이미지.
도 3a는 내지 도 3b는 본 발명에 따른 반도체 소자를 나타낸 평면도 및 x1-x1' 단면도.
도 4a 내지 도 4j는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (20)

  1. 반도체 기판 상에 폭이 일정한 다수의 비트라인;
    상기 비트라인의 하부에 접속되며, 상기 비트라인의 선폭보다 큰 선폭을 갖는 콘택패드
    상기 비트라인과 일정 각도를 갖도록 기울어져 배치되는 활성영역; 및
    상기 활성영역의 중앙부 상부에 형성된 상기 비트라인의 측벽에 구비되는 스페이서를 포함하되,
    상기 콘택패드 측벽에 구비되는 제 1 층간절연막과 식각정지막 및 상기 스페이서 측벽에 구비되는 제 2 층간절연막을 더 포함하고, 상기 스페이서는 상기 식각정지막 상부, 상기 콘택패드의 측벽 상부 및 상기 비트라인의 측벽에 구비되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 콘택패드는 랜딩플러그와 접속되는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 랜딩플러그는 상기 활성영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 비트라인은 텅스텐인 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 스페이서는 질화막인 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 콘택패드는 텅스텐인 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 식각정지막은 실리콘 산화질화막(SiON)인 것을 특징으로 하는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 제 1 층간절연막 및 제 2 층간절연막은
    산화막인 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판 상에 형성된 제 1 층간절연막, 식각정지막 및 제 2 층간절연막을 상기 반도체 기판이 노출되도록 식각하여 콘택패드홀을 형성하는 단계;
    상기 콘택패드홀에 콘택패드를 형성하되, 상기 콘택패드는 상기 제 2 층간절연막을 일부 노출시키도록 형성하는 단계;
    상기 식각정지막이 노출되도록 상기 콘택패드홀 주변의 상기 제 2 층간절연막을 식각하여 상기 콘택패드홀 보다 큰 지름을 갖는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 상기 비트라인 콘택홀을 매립하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 반도체 기판 상에 랜딩플러그를 포함하는 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 12에 있어서,
    상기 콘택패드홀을 형성하는 단계는
    상기 반도체 기판 상에 상기 제 1 층간절연막, 상기 식각정지막, 상기 제 2 층간절연막, 제 1 하드마스크층 및 제 2 하드마스크층을 형성하는 단계;
    상기 제 2 하드마스크층 상에 감광막을 도포하는 단계;
    콘택패드용 노광마스크를 이용한 노광 및 현상공정을 수행하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 제 2 하드마스크층, 상기 제 1 하드마스크층, 상기 제 2 층간절연막, 상기 식각정지막 및 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 12에 있어서,
    상기 콘택패드를 형성하는 단계는
    상기 콘택패드홀을 포함하는 전체 상부에 도전물질을 형성하는 단계; 및
    상기 도전물질에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 12에 있어서,
    상기 제 2 층간절연막을 식각하는 단계는
    상기 식각정지막의 식각선택비를 이용하여 상기 식각정지막이 식각되지 않도 록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 제 2 층간절연막을 식각하는 단계는
    습식 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 12에 있어서,
    상기 비트라인 콘택홀 측벽에 스페이서를 형성하는 단계는
    상기 비트라인 콘택홀을 포함하는 전체 상부에 절연막을 형성하는 단계; 및
    상기 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 12에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 스페이서를 포함하는 상기 비트라인 콘택홀이 매립되도록 상기 제 2 층간절연막 전체 상부에 도전물질을 형성하는 단계;
    상기 도전물질 상부에 감광막을 도포하는 단계;
    비트라인용 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 19에 있어서,
    상기 도전물질을 형성하는 단계 이후
    상기 도전물질 상에 제 3 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020090030347A 2009-04-08 2009-04-08 반도체 소자 및 그 형성 방법 KR101102715B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090030347A KR101102715B1 (ko) 2009-04-08 2009-04-08 반도체 소자 및 그 형성 방법
US12/495,584 US7998870B2 (en) 2009-04-08 2009-06-30 Semiconductor device and method for forming using the same
US13/176,616 US8471318B2 (en) 2009-04-08 2011-07-05 Semiconductor device and method for forming using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090030347A KR101102715B1 (ko) 2009-04-08 2009-04-08 반도체 소자 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20100111889A KR20100111889A (ko) 2010-10-18
KR101102715B1 true KR101102715B1 (ko) 2012-01-05

Family

ID=42933732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090030347A KR101102715B1 (ko) 2009-04-08 2009-04-08 반도체 소자 및 그 형성 방법

Country Status (2)

Country Link
US (2) US7998870B2 (ko)
KR (1) KR101102715B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101186033B1 (ko) * 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
KR101670463B1 (ko) * 2010-04-14 2016-10-28 삼성전자주식회사 반도체 소자의 제조방법
KR101159678B1 (ko) * 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101923120B1 (ko) 2012-03-21 2018-11-28 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR101928310B1 (ko) 2012-10-18 2018-12-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101974350B1 (ko) * 2012-10-26 2019-05-02 삼성전자주식회사 활성 영역을 한정하는 라인 형 트렌치들을 갖는 반도체 소자 및 그 형성 방법
KR101994078B1 (ko) 2012-11-13 2019-07-01 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102094476B1 (ko) * 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
CN108269805B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
KR20210037211A (ko) * 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220117469A (ko) 2021-02-17 2022-08-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335633A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2003273242A (ja) 2002-03-14 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
KR20040006500A (ko) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20090034171A (ko) * 2007-10-02 2009-04-07 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545866B1 (ko) * 2004-04-27 2006-01-24 삼성전자주식회사 커패시터 및 그 제조 방법
KR100839360B1 (ko) * 2006-12-18 2008-06-19 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 커패시터 제조 방법
US20080160740A1 (en) * 2006-12-28 2008-07-03 Hyun Ahn Method For Manufacturing Semiconductor Device
KR100846099B1 (ko) * 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335633A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2003273242A (ja) 2002-03-14 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
KR20040006500A (ko) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20090034171A (ko) * 2007-10-02 2009-04-07 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법

Also Published As

Publication number Publication date
US20100258942A1 (en) 2010-10-14
KR20100111889A (ko) 2010-10-18
US20110260328A1 (en) 2011-10-27
US8471318B2 (en) 2013-06-25
US7998870B2 (en) 2011-08-16

Similar Documents

Publication Publication Date Title
KR101102715B1 (ko) 반도체 소자 및 그 형성 방법
US7282405B2 (en) Semiconductor memory device and method for manufacturing the same
KR101585215B1 (ko) 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
KR101096835B1 (ko) 반도체 소자의 형성 방법
US6255224B1 (en) Method of forming contact for semiconductor device
US8217449B2 (en) Semiconductor device and method for forming the same
KR20100101750A (ko) 반도체 소자의 제조방법
KR20070111179A (ko) 반도체 소자의 형성 방법
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
KR20060108432A (ko) 디램 장치 및 그 형성방법
KR100604812B1 (ko) 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법
KR20000007644A (ko) 반도체 장치의 제조 방법
KR100720256B1 (ko) 반도체 소자의 제조 방법
KR100505101B1 (ko) 반도체 장치의 콘택 형성 방법
KR20060107130A (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR100713926B1 (ko) 반도체 소자의 제조방법
KR100844939B1 (ko) 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법
KR20000065823A (ko) 반도체 메모리 장치의 비트 라인 구조
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
KR20090017856A (ko) 반도체 소자 및 그 제조 방법
KR20220014391A (ko) 반도체 소자 및 그 제조방법
KR100379511B1 (ko) 반도체 소자의 콘택 형성 방법
JP2001127268A (ja) 半導体メモリ素子のキャパシタ及びその製造方法
KR20000015031A (ko) 반도체 메모리 장치의 패드 형성 방법
KR20040080790A (ko) 이중 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee