KR101096835B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 비트라인 콘택을 형성하는 단계와, 상기 제 1 비트라인 콘택과 접속되며, 제 1 비트라인 콘택의 폭보다 큰 폭을 갖는 제 2 비트라인 콘택을 형성하는 단계와, 상기 제 2 비트라인 콘택 상부에 비트라인을 형성하는 단계를 포함하여, 매립형 게이트를 포함하는 반도체 소자에서 비트라인의 폭이 좁게 형성되거나 비트라인의 패턴이 오정렬되더라도 비트라인과 비트라인 콘택이 정확하게 접속되지 않는 것을 방지하여 반도체 소자의 특성이 열화되는 것을 근본적으로 방지할 수 있는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자에서 비트라인을 형성하는 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소자분리막(12)에 의해 정의되는 활성영역(14)을포함하는 반도체 기판(10) 상에 층간절연막(16)을 형성하고, 활성영역(14)이 노출되도록 층간절연막(16)을 식각하여 비트라인 콘택홀(미도시)을 형성한 후, 비트라인 콘택홀(미도시)의 측벽에 비트라인 콘택 스페이서(18)를 형성한다. 여기서, 도시되지는 않았지만, 반도체 기판(10) 내에는 매립형 게이트가 구비된다. 그리고, 비트라인 콘택홀(미도시)이 매립되도록 비트라인 콘택(20)을 형성하고, 그 상부에 비트라인 전극(22) 및 하드마스크층(24)을 형성한 후, 패터닝하여 비트라인(26)을 형성한다. 여기서, 비트라인의 선폭이 목표치 대비 좁게 형성되는 경우 비트라인(26) 패터닝 시 'A1'과 같이 비트라인 콘택(20)의 일부가 소실되어 비트라인(26)과 비트라인 콘택(20)의 접촉 면적이 감소되어 비정상적인 접속이 이루어져 소자를 오작동시킬 수 있다.
그리고, 도 2에 도시된 바와 같이, 비트라인을 패터닝 시에 오정렬이 발생하게 되면 비트라인 콘택(20)의 하부가 노출되어 'A2'와 같이 비트라인 콘택(20)을 노출시켜 'A1'과 마찬가지로 비트라인(26)과 비트라인 콘택(20)의 접촉 면적이 감소되어 비정상적인 접속이 이루어져 소자의 오작동을 초래한다.
또한, 도 3에 도시된 같이, 'A1' 및 'A2'와 같은 문제를 방지하기 위하여 비트라인(26)의 선폭을 크게하여 패터닝하는 경우에는 비트라인 스페이서(28)가 형성된 후 후속에 저장전극 콘택이 형성될 예정 영역(30)의 폭이 좁아지게 저장전극 콘택이 정확하게 형성되지 않고, 형성된다 하더라도, 접촉되는 면적이 좁기 때문에 저장전극 콘택의 저항이 증가하여 반도체 소자를 열화시키는 문제가 있다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에 있어서, 비트라인을 패터닝할 때 비트라인의 폭이 좁아지거나 비트라인이 오정렬되는 경우 그 하부에 접속되는 비트라인 콘택이 노출되어 비트라인과 비트라인 콘택의 접촉불량을 발생시키고, 비트라인의 폭이 커지도록 패터닝하는 경우 후속 공정에서 형성되는 저장전극 콘택이 접속되는 폭이 좁아져 저항이 증가되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 비트라인 콘택을 형성하는 단계와, 상기 제 1 비트라인 콘택과 접속되며, 제 1 비트라인 콘택의 폭보다 큰 폭을 갖는 제 2 비트라인 콘택을 형성하는 단계와, 상기 제 2 비트라인 콘택 상부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 비트라인 콘택을 형성하는 단계는 비트라인 콘택 예정 영역을 포함하는 층간절연막을 형성하는 단계와, 상기 비트라인 콘택 예정 영역 측벽에 스페이서를 형성하는 단계와, 전체 상부에 비트라인 콘택용 도전층을 형성하는 단계와, 상기 비트라인 콘택 예정 영역의 하부만 매립하도록 상기 비트라인 콘택용 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택용 도전층을 형성하는 단계 이후 상기 층간절연막이 노출되도록 상기 비트라인 콘택용 도전층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택용 도전층을 식각하는 단계는 습식식각 또는 건식식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택용 도전층을 식각하는 단계는 상기 비트라인 콘택 예정 영역의 깊이의 1/2이 되도록 식각하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택용 도전층을 식각하는 단계 이후, 상기 제 1 비트라인 콘택에 의해 노출된 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 콘택에 의해 노출된 스페이서를 제거하는 단계는 습식식각 또는 등방성 건식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 콘택을 형성하는 단계 이후 상기 제 1 비트라인 콘택 상부에 습식 세정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 비트라인 콘택을 형성하는 단계는 상기 제 1 비트라인 콘택 상부에 상기 비트라인 콘택용 도전층을 형성하는 단계와, 상기 층간절연막이 노출되도록 상기 비트라인 콘택용 도전층에 평탄화식각 공정 또는 에치백 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 제 2 비트라인 콘택 상부에 비트라인 전극을 형성하는 단계와, 상기 비트라인 전극 상부에 하드마스크층을 형성하는 단계와, 상기 하드마스크층 및 상기 비트라인 전극을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택용 도전층을 형성하는 단계 이후 상기 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 콘택을 형성하는 단계 이전 상기 반도체 기판에 매립되는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인의 폭이 좁게 형성되거나 비트라인의 패턴이 오정렬되더라도 비트라인과 비트라인 콘택이 정확하게 접속되지 않는 것을 방지하여 반도체 소자의 특성이 열화되는 것을 근본적으로 방지할 수 있는 효과를 제공한다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 일실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 4k 및 도 4l은 본 발명의 이 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하도록 한다.
도 4a 내지 도 4j는 본 발명의 일실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이고, 도 4k 및 도 4l은 본 발명의 이 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상부에 층간절연막(106)을 형성한다. 여기서, 도시되지는 않았지만 반도체 기판(100) 내에는 매립형 게이트가 구비되는 것이 바람직하다. 이어서, 활성영역(104)이 노출되도록 층간절연막(106)을 식각하여 비트라인 콘택홀(108)을 형성한다.
도 4b 및 도 4c에 도시된 바와 같이, 비트라인 콘택홀(108)을 포함하는 전체 상부에 스페이서 절연막(110)을 형성한다(도 4b). 이어서, 스페이서 절연막(110)에 대하여 스페이서 식각을 수행하여 비트라인 콘택홀(108)의 측벽에 스페이서(112)를 형성한다(도 4c).
도 4d 및 도 4e에 도시된 바와 같이, 스페이서(112)를 포함하는 전체 상부에 비트라인 콘택용 도전층(114)을 형성한다(도 4d). 이어서, 층간절연막(106)이 노출되도록 도전층(114)에 평탄화 공정을 수행한 후, 비트라인 콘택용 도전층(114)에 식각을 수행하여 콘택홀(108)의 하부를 일부 매립하는 제 1 비트라인 콘택(116)을 형성한다. 이때, 비트라인 콘택용 도전층(114)의 식각은 건식식각 또는 습식식각인 것이 바람직하다. 여기서, 제 1 비트라인 콘택(116)은 콘택홀(108) 깊이의 1/2의 높이를 갖는 것이 바람직하다.
도 4f 및 도 4g에 도시된 바와 같이, 콘택홀(108)에 채워진 제 1 비트라인 콘택(116)에 의해 노출되는 스페이서(112)를 제거한다(도 4f). 여기서, 스페이서(112)는 선택적으로 제거될 수 있도록 습식식각 또는 등방성 건식 식각 방법을 이용하여 제거하는 것이 바람직하다. 이어서, 비트라인 콘택 영역을 확장시키기 위하여 습식 세정(118)을 수행한다(도 4g).
도 4h에 도시된 바와 같이, 제 1 비트라인 콘택(116)을 포함하는 전체 상부에 비트라인 콘택용 도전층을 형성한 후, 평탄화 식각 공정 또는 에치백 공정을 수행하여 제 2 비트라인 콘택(122)을 형성한다. 여기서, 제 2 비트라인 콘택(122)은 이전공정에서 제 1 비트라인 콘택(116)에 의해 노출되어 제거된 스페이서(112)에 의해 확장된 영역만큼 제 1 비트라인 콘택(116)의 폭보다 넓은 폭을 갖도록 형성된다. 이에 따라, 후속 공정에서 비트라인 패터닝 시 비트라인의 폭이 좁아지거나 비트라인 패터닝 시 오정렬되더라도 제 1 비트라인 콘택(116)은 소실되는 문제를 해결할 수 있다. 보다 구체적으로 비트라인 폭이 좁아지게 패터닝되는 경우를 나타낸 도 4i 및 4j를 참조하여 설명하고, 비트라인이 오정렬되는 경우를 나타낸 도 4k 및 도 4l을 참조하여 설명한다.
도 4i에 도시된 바와 같이, 제 2 비트라인 콘택(122)을 포함하는 전체 상부에 비트라인 전극(124) 및 하드마스크층(128)을 형성하고, 비트라인을 정의하는 감광막 패턴을 형성하고 이를 식각마스크로 하드마스크층(128), 비트라인 전극(124)을 식각하여 비트라인(128)을 형성한다. 여기서, 비트라인 전극(124) 하부에는 배리어 금속층이 더 형성될 수 있다. 비트라인(128)을 패터닝할 때 비트라인 전극(124)하부로 식각될 수 있는데, 본 발명에서는 제 1 비트라인 콘택(116) 보다 큰 폭을 갖는 제 2 비트라인 콘택(122)의 측벽만이 일부 식각되므로 비트라인과 비트라인 콘택이 접속되는 면적이 줄어들지 않으므로 저항이 증가되는 등의 종래 기술에 따른 문제를 방지할 수 있다.
도 4j에 도시된 바와 같이, 비트라인(128)을 포함하는 전체 상부에 스페이서용 절연막(130)을 형성한 후, 스페이서 식각 공정을 수행하여 비트라인(128)의 측벽에 스페이서를 형성한다. 여기서, 스페이서용 절연막(130)은 제 2 비트라인 콘택(122) 측벽이 일부 식각되어 발생한 홈에도 매립되어 제 2 비트라인 콘택(122)의 스페이서 역할도 할 수 있다.
이와 같이, 비트라인 패터닝 시 비트라인 콘택이 식각되어도, 식각되는 부분은 본 발명에 따라 제 1 비트라인 콘택(116) 보다 큰 폭을 갖는 제 2 비트라인 콘택의 측벽이 식각되므로 종래 기술과 같은 문제는 발생하지 않는다.
도 4k에 도시된 바와 같이, 비트라인 콘택용 도전층을 형성한 후, 평탄화 식각 공정 또는 에치백 공정을 수행하여 제 2 비트라인 콘택(122)을 형성한다. 이어서, 비트라인 전극(124) 및 하드마스크층(128)을 형성하고, 비트라인을 정의하는 감광막 패턴을 형성하고 이를 식각마스크로 하드마스크층(128) 및 비트라인 전극(124)을 식각하여 비트라인(128)을 형성한다. 여기서, 비트라인 전극(124) 하부에는 배리어 금속층이 더 형성될 수 있다. 이때, 비트라인 감광막 패턴을 정의하는 노광마스크가 오정렬되는 경우, 비트라인 감광막 패턴도 오정렬되어 형성되므로 한쪽방향으로 시프트(shift)되어 형성될 수 있다. 하지만, 오정렬된다 하더라도 제 1 비트라인 콘택(116) 보다 큰 폭을 갖는 제 2 비트라인 콘택(122)의 측벽만이 식각되므로 비트라인과 비트라인 콘택이 접속되는 면적이 결국 줄어들지 않으므로 저항이 증가되는 등의 종래 기술에 따른 문제를 방지할 수 있다. 따라서, 비트라인과 비트라인 콘택 사이에 접속이 불량하여 반도체 소자의 동작 특성을 저하시키는 문제를 해결할 수 있다.
도 4l에 도시된 바와 같이, 비트라인(128)을 포함하는 전체 상부에 스페이서용 절연막(130)을 형성한 후, 스페이서 식각 공정을 수행하여 비트라인(128)의 측벽에 스페이서를 형성한다. 여기서, 오정렬에 의해 제 2 비트라인 콘택(122)이 식각된 부분은 스페이서 절연막(130)에 의해 매립되는 것이 바람직하다.
이와 같이, 비트라인 패터닝 시 비트라인 콘택이 식각되어도, 식각되는 부분은 본 발명에 따라 제 1 비트라인 콘택(116) 보다 큰 폭을 갖는 제 2 비트라인 콘택의 측벽이 식각되므로, 비트라인 패터닝 시 오정렬되더라도 비트라인과 비트라인 콘택이 접속되는 면적이 감소하지 않아 콘택저항 증가로 인한 반도체 소자의 열화를 방지할 수 있다.

Claims (13)

  1. 반도체 기판 상에 제 1 비트라인 콘택을 형성하는 단계;
    상기 제 1 비트라인 콘택과 접속되며, 제 1 비트라인 콘택의 폭보다 큰 폭을 갖는 제 2 비트라인 콘택을 형성하는 단계; 및
    상기 제 2 비트라인 콘택 상부에 비트라인을 형성하는 단계를 포함하되,
    상기 제 1 비트라인 콘택을 형성하는 단계는
    비트라인 콘택 예정 영역을 포함하는 층간절연막을 형성하는 단계;
    상기 비트라인 콘택 예정 영역 측벽에 스페이서를 형성하는 단계;
    전체 상부에 비트라인 콘택용 도전층을 형성하는 단계; 및
    상기 비트라인 콘택 예정 영역의 하부만 매립하도록 상기 비트라인 콘택용 도전층을 식각하는 단계를 더 포함하고,
    상기 비트라인 콘택용 도전층을 식각하는 단계 이후,
    상기 제 1 비트라인 콘택에 의해 노출된 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 비트라인 콘택용 도전층을 형성하는 단계 이후
    상기 층간절연막이 노출되도록 상기 비트라인 콘택용 도전층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 비트라인 콘택용 도전층을 식각하는 단계는
    습식식각 또는 건식식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 비트라인 콘택용 도전층을 식각하는 단계는
    상기 비트라인 콘택 예정 영역의 깊이의 1/2이 되도록 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 제 1 비트라인 콘택에 의해 노출된 스페이서를 제거하는 단계는
    습식식각 또는 등방성 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 1에 있어서,
    상기 제 1 비트라인 콘택을 형성하는 단계 이후
    상기 제 1 비트라인 콘택 상부에 습식 세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 1에 있어서,
    상기 제 2 비트라인 콘택을 형성하는 단계는
    상기 제 1 비트라인 콘택 상부에 상기 비트라인 콘택용 도전층을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 비트라인 콘택용 도전층에 평탄화식각 공정 또는 에치백 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 제 2 비트라인 콘택 상부에 비트라인 전극을 형성하는 단계;
    상기 비트라인 전극 상부에 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층 및 상기 비트라인 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 1에 있어서,
    상기 비트라인 콘택용 도전층을 형성하는 단계 이후
    상기 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 비트라인 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 1에 있어서,
    상기 제 1 비트라인 콘택을 형성하는 단계 이전
    상기 반도체 기판에 매립되는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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