KR20090009392A - 반도체 소자의 제조 방법 - Google Patents

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KR20090009392A
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Abstract

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 본 발명의 반도체 소자의 제조 방법은, 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 크도록 형성하는 단계; 상기 소자 분리막을 포함하는 상기 반도체 기판 상에 도전막을 형성하는 단계; 상기 소자 분리막이 드러날 때까지 평탄화 공정을 수행하는 단계; 표면이 평탄화된 상기 소자 분리막 및 상기 도전막 상에 상기 활성 영역의 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 도전막을 식각하여 상기 게이트 예정 영역 양측의 상기 활성 영역 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 측벽에 절연막 스페이서를 형성하는 단계; 상기 도전막 패턴 사이의 공간에 매립되는 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크를 형성하는 단계; 및 상기 제2 게이트 전극용 도전막 및 상기 게이트 하드마스크를 패터닝하여 게이트를 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조 방법은, 후속 랜딩 플러그 콘택 형성을 위한 SAC 식각시 식각 타겟을 감소시켜 랜딩 플러그 콘택의 낫오픈 불량 및 게이트와의 SAC 불량을 원천적으로 방지할 수 있다. 아울러, 게이트의 리닝이 방지되고, 게이트 식각시 발생되는 오정렬(misalign) 문제를 해결할 수 있다. 그 결과, 소자 제조 수율을 증가시킬 수 있다.
트랜지스터, 리세스 게이트, 랜딩 플러그 콘택, SAC 식각, 오정렬

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 트랜지스터를 구비하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 DRAM 등과 같은 반도체 메모리 소자를 구성하는 셀 트랜지스터의 채널 길이(channel length)가 급격히 감소하여 단채널 효과(short channel effect)와 같은 문제점을 초래한다. 따라서, 최근에는 트랜지스터의 유효 채널 길이를 증가시키기 위하여 리세스 게이트(recess gate)와 같은 3차원 구조의 트랜지스터가 채용되고 있다.
리세스 게이트란, 반도체 기판의 활성 영역을 소정 깊이 식각하여 형성되는 리세스 상에 게이트를 형성하는 기술이다.
한편, DRAM 등과 같은 반도체 메모리 소자에서는 이러한 게이트 공정 후 후속 공정으로 랜딩 플러그 콘택(landing plug contact : LPC) 공정을 수행한다. 랜딩 플러그 콘택 공정을 간략히 설명하면 다음과 같다.
게이트(리세스 게이트를 포함함)가 형성된 기판 전면에 후속 SAC(Self Aligned Contact) 식각시 게이트를 보호하는 스페이서용 질화막을 증착한다.
이어서, 상기 스페이서용 질화막 상에 상기 게이트를 덮는 두께의 층간 절연막을 형성한 후, 상기 게이트 사이의 상기 기판 활성영역을 노출시키도록 층간 절연막 및 스페이서용 질화막을 SAC 식각하여 개구부를 형성한다.
이어서, 개구부 내에 도전 물질을 매립하여 후속 비트라인 또는 후속 스토리지 노드와 접속되는 도전 플러그를 형성함으로써, 랜딩 플러그 콘택 공정을 완료한다.
이러한 랜딩 플러그 콘택은 게이트와의 SAC를 만족시켜야 하고 아울러 오픈 마진(open margin)을 확보할 수 있어야 한다. 그러나, 최근 반도체 소자의 고집적화에 따라 게이트 사이의 스페이스(space)가 감소하면서 이러한 요구를 동시에 만족시키기는 어려워지고 있다.
좀더 상세하게는, 랜딩 플러그 콘택 형성을 위한 SAC 식각시 게이트 사이의 스페이스 감소로 상기 개구부 바닥면의 게이트 스페이서용 질화막을 완전히 제거하기 어렵고, 그에 따라 랜딩 플러그 콘택의 낫오픈(not open) 불량이 초래되는 문제점이 있다.
반면, 이러한 랜딩 플러그 콘택의 낫오픈 불량을 방지하기 위하여 랜딩 플러그 콘택 형성을 위한 SAC 식각시 식각 시간을 증가시켜 과도 식각(over etch)을 수행하는 방법을 고려해 볼 수 있으나, 이 경우 게이트 최상부의 하드마스크가 과도하게 손실되어 게이트와의 SAC 불량이 초래될 수 있다. 또는, 랜딩 플러그 콘택의 낫오픈 불량을 방지하기 위하여 게이트의 CD(Critical Dimension)을 감소시키는 방법을 고려해 볼 수 있으나, 이 경우 게이트 리닝(leaning)을 초래할 수 있다.
이러한 랜딩 플러그 콘택 공정시 발생하는 문제점들은 소자 제조의 수율을 크게 저하시키므로 이를 방지할 수 있는 기술의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩 플러그 콘택 공정시 발생하는 불량을 방지하여 소자 제조 수율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 크도록 형성하는 단계; 상기 소자 분리막을 포함하는 상기 반도체 기판 상에 도전막을 형성하는 단계; 상기 소자 분리막이 드러날 때까지 평탄화 공정을 수행하는 단계; 표면이 평탄화된 상기 소자 분리막 및 상기 도전막 상에 상기 활성 영역의 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 도전막을 식각하여 상기 게이트 예정 영역 양측의 상기 활성 영역 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 측벽에 절연막 스페이서를 형성하는 단계; 상기 도전막 패턴 사이의 공간에 매립되는 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크를 형성하는 단계; 및 상기 제2 게이트 전극용 도전막 및 상기 게이트 하드마스크를 패터닝하여 게이트를 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은, 후속 랜딩 플러그 콘택 형성을 위한 SAC 식각시 식각 타겟을 감소시켜 랜딩 플러그 콘택의 낫오픈 불량 및 게이트와의 SAC 불량을 원천적으로 방지할 수 있다. 아울러, 게이트의 리닝이 방지되고, 게이트 식각시 발생되는 오정렬(misalign) 문제를 해결할 수 있다. 그 결과, 소자 제조 수율을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1j는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. 특히, 본 명세서에서는 일례로서 리세스 게이트를 구비하는 반도체 소자의 제조 방법을 설명하기로 한다.
도1a에 도시된 바와 같이, 반도체 기판(10)에 STI(Shallow Trench Isolation) 방식으로 소자 분리막(11)을 형성하여 반도체 기판(10)의 활성 영역을 한정한다. 이때, 소자 분리막(11) 표면의 높이는 반도체 기판(10) 활성 영역의 표면 높이보다 커야 하며, 바람직하게는 소자 분리막(11)과 반도체 기판(10) 활성 영역의 표면 높이차가 500Å 이상 되어야 한다.
이어서, 반도체 기판(10) 및 소자 분리막(11) 상에 도전막(12)을 형성한다. 도전막(12)은 폴리실리콘막으로 이루어지는 것이 바람직하다.
도1b에 도시된 바와 같이, 소자 분리막(11)이 드러날 때까지 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))을 수행한다. 특히, 후속 제1 게이트 전극의 타겟(target) 높이를 기준으로 상기 평탄화 공정을 수행함으로써, 소자 분리막(11)과 평탄화된 표면을 갖는 도전막(12)의 높이를 후속 제1 게이트 전극 높이에 대응시킨다.
도1c에 도시된 바와 같이, 평탄화된 표면을 갖는 소자 분리막(11) 및 도전막(12) 상에 리세스 게이트 예정 영역을 노출시키는 하드마스크 패턴(13)을 형성한다. 하드마스크 패턴(13)은 질화막으로 이루어지는 것이 바람직하다.
도1d에 도시된 바와 같이, 하드마스크 패턴(13)을 식각 베리어로 도전막(12)을 식각한다. 그 결과, 리세스 게이트 예정 영역의 양측, 즉, 소스/드레인 영역의 반도체 기판(10) 상에 도전막 패턴(12a)이 형성된다.
이어서, 도전막 패턴(12a)을 포함하는 결과물의 전면에 스페이서용 절연막(14)을 형성한다.
도1e에 도시된 바와 같이, 스페이서용 절연막(14)에 대해 스페이서 식각(spacer etch)을 수행하여 하드마스크 패턴(13) 및 도전막 패턴(12a)의 측벽에 스페이서(14a)를 형성한다. 이 스페이서(14a)는 후속 제1 게이트 전극과 도전막 패턴(12a)을 상호 절연시키는 작용을 하며, 질화막으로 이루어지는 것이 바람직하다.
이어서, 하드마스크 패턴(13)을 식각 베리어로 반도체 기판(10)을 소정 깊이 식각하여 리세스(R)를 형성한 후, 상기 리세스(R)를 포함하는 결과물의 전면에 게 이트 절연막(15)을 형성한다.
도1f에 도시된 바와 같이, 게이트 절연막(15) 상에 제1 게이트 전극용 도전막(16)을 형성한다. 제1 게이트 전극용 도전막(16)은 폴리실리콘으로 이루어지는 것이 바람직하다.
도1g에 도시된 바와 같이, 하드마스크 패턴(13)이 소정 두께 잔류할 때까지 평탄화 공정(예를 들어, CMP)을 수행하여 도전막 패턴(12a) 사이의 공간 및 리세스(R) 내에 매립되는 제1 게이트 전극(16a)을 형성한다.
이와 같이, 게이트 형성 전에 도전막 패턴(12a)을 이용하여 게이트의 가장 하부를 이루는 제1 게이트 전극(16a)을 미리 한정함으로써, 일반적으로 발생하는 리세스와 게이트 간의 오정렬 문제를 방지할 수 있다. 또한, 도전막 패턴(12a)을 이용하여 게이트 하부가 지지되게 함으로써, 게이트의 리닝 현상을 방지할 수도 있다.
본 도면의 공정에서 하드마스크 패턴(13)을 소정 두께 잔류시키는 것은, 후속 제2 게이트 전극이 오정렬되는 경우 제2 게이트 전극과 도전막 패턴(12a) 사이에 브릿지(bridge)가 발생하게 되는 위험을 방지하기 위함이다. 따라서, 잔류하는 하드마스크 패턴(13)의 두께는 후속 제2 게이트 전극과 도전막 패턴(12a)을 상호 절연시킬 수 있는 정도의 값을 가져야 한다.
이어서, 제1 게이트 전극(16a)을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막(17) 및 게이트 하드마스크(18)를 순차적으로 형성한다. 제2 게이트 전극용 도전막(17)은 W, WN 또는 WSi 중 선택된 어느 하나의 물질로 이루어지 는 것이 바람직하다.
도1h에 도시된 바와 같이, 게이트 하드마스크(18) 및 제2 게이트 전극용 도전막(17)을 선택적으로 식각하여 제2 게이트 전극(17a) 및 게이트 하드마스크 패턴(18a)을 형성한다. 그 결과, 반도체 기판(10)의 활성 영역에는 제1 게이트 전극(16a), 제2 게이트 전극(17a) 및 게이트 하드마스크 패턴(18a)이 적층된 구조의 리세스 게이트가 형성된다.
도1i에 도시된 바와 같이, 리세스 게이트를 포함하는 결과물의 전면에 게이트 스페이서용 절연막(19)을 형성한다. 게이트 스페이서용 절연막(19)은 질화막으로 이루어지는 것이 바람직하다.
이어서, 게이트 스페이서용 절연막(19) 상에 게이트를 덮는 두께의 층간 절연막(20)을 형성한다.
도1j에 도시된 바와 같이, 도전막 패턴(12a)을 노출시키도록 층간 절연막(20) 및 게이트 스페이서용 절연막(19)을 SAC 식각하여 개구부(21)를 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 개구부(21) 내에 도전 물질을 매립함으로써 도전막 패턴(12a)과 연결되는 랜딩 플러그 콘택을 형성할 수 있다.
이와 같은 SAC 식각시 도전막 패턴(12a)으로 인해 식각 타겟이 감소하기 때문에 랜딩 플러그 콘택의 낫오픈 불량을 방지할 수 있다. 아울러, SAC 식각 시간이 감소함에 따라 SAC 식각시 게이트 하드마스크(18) 손실이 감소하여 랜딩 플러그 콘택과 게이트와의 SAC 불량이 감소될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1j는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11 : 소자 분리막
12 : 도전막 13 : 하드마스크 패턴
14 : 스페이서용 절연막 15 : 게이트 절연막
16 : 제1 게이트 전극용 도전막 17 : 제2 게이트 전극용 도전막
18 : 게이트 하드마스크 19 : 게이트 스페이서용 절연막
20 : 층간 절연막 21 : 개구부

Claims (12)

  1. 반도체 기판에 활성 영역을 한정하기 위한 소자 분리막을 형성하되, 상기 소자 분리막의 표면 높이가 상기 활성 영역의 표면 높이보다 크도록 형성하는 단계;
    상기 소자 분리막을 포함하는 상기 반도체 기판 상에 도전막을 형성하는 단계;
    상기 소자 분리막이 드러날 때까지 평탄화 공정을 수행하는 단계;
    표면이 평탄화된 상기 소자 분리막 및 상기 도전막 상에 상기 활성 영역의 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 베리어로 상기 도전막을 식각하여 상기 게이트 예정 영역 양측의 상기 활성 영역 상에 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴 측벽에 절연막 스페이서를 형성하는 단계;
    상기 도전막 패턴 사이의 공간에 매립되는 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크를 형성하는 단계; 및
    상기 제2 게이트 전극용 도전막 및 상기 게이트 하드마스크를 패터닝하여 게이트를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막 스페이서 형성 단계 후에,
    상기 하드마스크 패턴을 식각 베리어로 노출된 상기 반도체 기판을 식각하여 리세스를 형성하는 단계
    를 더 포함하고,
    상기 제1 게이트 전극은 상기 도전막 패턴 사이의 공간 및 상기 리세스를 매립하도록 형성되는
    반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 소자 분리막 형성 단계는,
    STI 방식에 의해 수행되는
    반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 소자 분리막의 표면 높이와 상기 활성 영역의 표면 높이의 차이는 500Å 이상인
    반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 도전막은 폴리실리콘막인
    반도체 소자의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 평탄화 공정은 CMP로 수행되는
    반도체 소자의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 평탄화 공정은 상기 제1 게이트 전극의 타겟 높이를 기준으로 하여 수행되는
    반도체 소자의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 게이트 전극 형성 단계는,
    상기 절연막 스페이서를 포함하는 결과물의 전체 구조 상부에 제1 게이트 전극용 도전막을 형성하는 단계; 및
    상기 하드마스크 패턴이 소정 두께 잔류할 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    잔류하는 상기 하드마스크 패턴의 상기 두께는 상기 도전막 패턴과 패터닝된 상기 제2 게이트 전극용 도전막이 상호 절연되는 값을 갖는
    반도체 소자의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제2 게이트 전극용 도전막은 W, WN 또는 WSi 중 선택되는 어느 하나의 물질로 이루어진
    반도체 소자의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 게이트 예정 영역 양측의 상기 활성 영역은 소스/드레인 영역인
    반도체 소자의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 게이트 형성 단계 후에,
    상기 게이트를 포함하는 결과물의 전면에 게이트 스페이서용 절연막을 형성하는 단계;
    상기 게이트 스페이서용 절연막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 상기 게이트 스페이서용 절연막을 SAC 식각하여 상기 도전막 패턴을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부 내에 도전 물질을 매립하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
KR1020070072611A 2007-07-20 2007-07-20 반도체 소자의 제조 방법 KR20090009392A (ko)

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US8969936B2 (en) 2012-03-30 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor devices having increased contact areas between contacts and active regions and methods of fabricating the same

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