KR20040080790A - 이중 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법 - Google Patents

Abstract

이중 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판과, 반도체 기판에 형성된 복수개의 게이트 패턴들을 포함한다. 게이트 패턴들을 갖는 반도체 기판의 전면에 식각저지막이 콘포말하게 형성된다. 게이트 패턴들의 측벽들에 하부 스페이서 및 상부 스페이서이 수직으로 적층된다. 게이트 패턴, 하부 스페이서 및 상부 스페이서를 갖는 반도체 기판의 전면에 층간절연막이 형성된다. 층간절연막 및 식각저지막을 차례로 관통하여 반도체 기판에 도전성 패드가 접속된다.

Description

이중 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING DOUBLE SPACER OF GATE ELECTRODE AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 상세하게는 인접한 게이트 전극 사이의 기생커패시턴스를 줄이기 위한 이중 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법에 과한 것이다.

최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격히 감소하고 있다. 특히, DRAM에서는 높은 집적도 때문에 게이트전극사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size)로 되어가고 있다. 한편, 반도체소자가 고집적화 됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀과 그 주변 배선과의 간격이 감소하고, 또한 상기 콘택홀의 어스펙트비(aspect ratio)가 증가한다. 따라서, 다층 배선 구조를 채용하는 고집적 반도체소자에서 사진식각(photolithography) 공정을 이용하여 콘택홀을 형성할때 원하는 공정을 재현성있게 실현하는 데 한계가 있다. 그에 따라, 사진공정의 한계를 극복하기 위하여 자기정합 방법으로 콘택홀을 형성하는 자기정렬 콘택(Self-Aligned Contact; SAC) 기술이 개발되었다.

SAC 공정의 기본은 라인(line)/스페이스(space)형의 도전층 패턴을 질화막으로 감싼 후 실리콘산화막이 질화막에 비해 빠르게 식각되는 조건으로 실리콘산화막을 식각해내어 콘택홀을 형성한 다음, 형성된 콘택홀에 도전물질을 증착하는 것이다. 질화막은 부도체이므로 질화막으로 감싸인 라인/스페이스형의 도전층 패턴과 콘택홀 내에 증착된 도전층 사이에 전기적인 단락(short)이 발생하지 않는다.

그러나, 질화막은 비유전율이 약 7.5 정도로서, 비유전율이 약 3.9 정도인 실리콘산화막으로 라인/스페이스형 도전층 패턴과 콘택홀내 도전층을 절연하는 노말(normal) 콘택공정에 비해 도전층 패턴과 콘택홀 내 도전층 사이의 캐패시턴스가 약 2배가 된다. 따라서, 이러한 SAC 공정을 디램의 스토리지 노드 콘택 에 적용할 경우, 노말 콘택공정에 비해 CB/L(비트라인 캐패시턴스)이 증가되므로, 셀 캐패시턴스가 감소되는 것과 같은 효과가 되어 결국 데이터 독출 감도가 떨어지게 된다. 로직(Logic) 소자 및 컴퓨터의 중앙처리장치(CPU)의 샐리사이드 공정에서도 게이트로 실리콘질화막 스페이서가 적용되는데, 이 경우 게이트와 게이트 사이의 캐패시턴스가 증가되어 명령어의 전달속도가 저하되는 문제가 발생한다.

도전층 패턴의 측면에 실리콘질화막과 산화막을 공존시키는 방법으로서, 실리콘질화막과 실리콘산화막으로 이루어진 이중 게이트 스페이서를 형성하는 방법이 제안된 바 있다.

도 1 내지 도 3은 종래의 이중 게이트 스페이서를 갖는 반도체 소자를 설명하기 위한 공정단면도들이다.

도 1을 참조하면, 반도체 기판(10)상에 다수의 게이트 패턴들(12)을 형성한다. 각각의 게이트 패턴들(12)상부에는 실리콘 질화막으로 형성된 캐핑층(14)이 형성된다. 상기 게이트 패턴(12)측벽에 차례로 적층된 하부 스페이서(16) 및 상부 스페이서(18)를 형성한다. 상기 하부 스페이서(16)는 유전상수가 낮은 실리콘산화막으로 형성하고, 상기 상부 스페이서(18)는 실리콘 질화막으로 형성한다.

도 2를 참조하면, 상기 하부 스페이서(16) 및 상기 상부 스페이서(18)가 형성된 반도체 기판의 전면에 식각저지막(20)을 콘포말하게 형성한다. 상기 식각저지막(20)은 실리콘 질화막으로 형성한다. 계속해서, 상기 반도체 기판의 전면에 층간절연막(22)을 형성한다.

도 3을 참조하면, 상기 층간절연막(22)을 패터닝하여 상기 게이트 패턴들(12) 사이에 자기정렬 콘택홀(self aligned contact hole)을 형성한다. 이 때, 상기 층간절연막(22)을 패터닝하여 상기 식각저지막(20)을 노출시키고, 상기 노출된 식각저지막(20)을 제거함으로써 상기 게이트 패턴들(12)사이의 상기 반도체기판(10)의 표면을 노출시킨다. 상기 자기정렬 콘택홀 내에 도전막을 채워 도전성 패드(24)를 형성한다.

그러나, 종래기술에 따르면, 상기 식각저지막(20)이 완전히 제거되지 않고 하부 스페이서(16)의 측벽에 잔존하거나, 더 나아가서 상기 상부 스페이서(14)의 측벽까지 확장된 부분에 잔존할 수 있다. 그 결과, 상기 자기정렬 콘택홀 내에 잔존하는 식각저지막의 폭(L)에 의해 상기 도전성 패드(24)와 상기 반도체 기판(10)의 접촉면적이 줄어들어 저항이 증가하는 문제를 유발한다.

본 발명이 이루고자 하는 기술적 과제는 자기정렬 콘택의 폭이 넓은 반도체 소자 및 그 제조방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 도전성 패드와 반도체 기판의 접촉면적이 넓은 반도체 소자 및 그 제조방법을 제공하는데 있다.

도 1 내지 도 3은 종래의 이중 게이트 스페이서를 갖는 반도체 소자를 설명하기 위한 공정단면도들이다.

도 4는 본 발명의 바람직한 실시예에 따른 이중 게이트 스페이서를 갖는 반도체 소자를 나타낸 단면도이다.

도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 이중 게이트 스페이서를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.

상기 기술적 과제들은 이중 게이트 스페이서를 갖는 반도체 소자에 의해 달성되어질 수 있다. 이 소자는 반도체 기판과, 상기 반도체 기판에 형성된 복수개의 게이트 패턴들을 포함한다. 상기 게이트 패턴들을 갖는 반도체 기판의 전면에 식각저지막이 콘포말하게 형성된다. 상기 게이트 패턴들의 측벽들에 하부 스페이서 및 상부 스페이서이 수직으로 적층된다. 상기 게이트 패턴, 상기 하부 스페이서 및 상기 상부 스페이서를 갖는 반도체 기판의 전면에 층간절연막이 형성된다. 상기 층간절연막 및 상기 식각저지막을 차례로 관통하여 상기 반도체 기판에 도전성 패드가접속된다.

상기 기술적 과제들은 이중 게이트 스페이서를 갖는 반도체 소자의 제조방법에 의해 달성되어질 수 있다. 이 방법에 따르면, 반도체 기판에 복수개의 게이트 패턴들을 형성하고, 상기 게이트 패턴들이 형성된 기판 상에 식각저지막을 콘포말하게 형성한다. 상기 식각저지막이 형성된 상기 게이트 패턴들의 측벽에 수직으로 적층된 하부 스페이서 및 상부 스페이서를 형성하고, 상기 반도체 기판의 전면에 층간절연막을 형성한다. 상기 층간절연막 및 서로 마주보는 하부 스페이서들 사이의 상기 식각저지막을 차례로 패터닝하여 상기 상부 스페이서 및 상기 하부 스페이서에 정렬된 자기정렬 콘택홀을 형성한다. 상기 자기정렬 콘택홀 내에 도전막을 채워 상기 반도체 기판에 접하는 도전성 패드를 형성한다.

상기 자기정렬 콘택홀을 형성하는 동안, 상기 자기정렬 콘택홀 내에 노출된 상기 하부 스페이서의 측벽은 측방으로 리세스됨으로써 상기 도전성 패드와 상기 반도체 기판의 접촉면적을 증가시킬 수 있다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자를 나타낸 단면도이다.

도 4를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(50)상에 배치된 복수개의 게이트 패턴들을 포함한다. 각 게이트 패턴들은 차례로 적층된 도전막 패턴(52) 및 캐핑층(54)을 포함한다. 상기 게이트 패턴들을 갖는 반도체 기판(50)의 전면에 식각저지막(56)이 콘포말하게 형성된다. 상기 식각저지막(56)이 형성된 게이트 패턴들의 측벽에 각각 수직으로 적층된 하부 스페이서(62) 및 상부 스페이서(60)가 형성되어 있다. 상기 하부 스페이서(62)는 유전상수가 낮은 절연막으로써, 예컨대 실리콘 산화막으로 형성될 수 있고, 상기 상부 스페이서(60)는 실리콘 산화막에 대한 식각선택성을 갖는 절연막으로써, 예컨대 실리콘 질화막으로 형성될 수 있다.

상기 게이트 패턴, 상기 하부 스페이서(62) 및 상기 상부 스페이서(60)를 갖는 반도체 기판의 전면에 층간절연막(64)이 형성되어 있고, 상기 층간절연막(64)을 관통하여 상기 반도체 기판(50)에 직접 접촉하는 도전성 패드(68)가 형성된다. 상기 도전성 패드(68)는 상기 상부 스페이서(60)의 측벽 및 상기 하부 스페이서(62)의 측벽에 정렬되어 있다. 각 게이트 패턴의 측벽에는 상기 도전성 패드(68)와 접하는 상부 스페이서(60) 및 하부 스페이서(62)는 그 폭이 다른 상부 스페이서(60) 및 다른 하부 스페이서(62)보다 좁다. 따라서, 동일한 두께의 스페이서를 형성할때 본 발명에 따르면 상기 도전성 패드(68)와 상기 반도체 기판(50)의 접촉면적이 종래기술에 비하여 넓다. 상기 도전성 패드(68)는 상기 하부 스페이서(62)의 리세스된 폭(L2) 만큼 상기 반도체 기판(50)과의 접촉면적이 확대될 수 있다.

도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.

도 5을 참조하면, 본 발명에 따르면, 반도체 기판(50) 상에 게이트 패턴을 형성한다. 상기 게이트 패턴은 차례로 적층된 도전막 패턴(52) 및 캐핑층(54)을 포함한다. 상기 캐핑층(54)은 실리콘 산화막에 대한 식각선택성을 가지는 절연막으로써 실리콘 질화막으로 형성할 수 있다. 도시하지는 않았지만, 상기 게이트 패턴에 인접한 반도체 기판 내에 불순물을 주입하여 도전성 확산층을 형성할 수 있다.

상기 게이트 패턴이 형성된 반도체 기판(50)의 전면에 식각저지막(56)을 콘포말하게 형성한다. 상기 식각저지막(56)은 실리콘산화막에 대한 식각선택성을 가지는 절연막으로써 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 식각저지막(56)이 형성된 반도체 기판의 전면에 스페이서 절연막(58)을 형성한다. 상기 스페이서 절연막(58)은 유전상수가 낮은 절연막으로써 실리콘 산화막으로 형성할 수 있다.

도 6을 참조하면, 상기 스페이서 절연막(58)을 리세스시켜 상기 게이트 패턴의 측벽의 일부분을 노출시킨다. 여기서 게이트 패턴의 측벽의 일부분이라 함은 상기 게이트 패턴의 측벽 일부분이 상기 리세스된 스페이서 절연막(58)의 상부 표면보다 돌출되어 있음을 의미하고, 그 표면에는 상기 식각저지막(56)이 콘포말하게형성되어 있다.

도 7을 참조하면, 상기 노출된 게이트 패턴의 측벽에 상부 스페이서(60)를 형성한다. 상기 상부 스페이서(60)는 상기 스페이서 절연막(58)에 대한 식각선택성을 갖는 절연막으로써, 실리콘 질화막으로 형성할 수 있다. 상기 리세스된 스페이서 절연막(58) 상에 실리콘 질화막을 콘포말하게 형성하고 상기 실리콘 질화막을 이방성 식각함으로써 상기 상부 스페이서(60)를 형성할 수 있다.

도 8을 참조하면, 상기 상부 스페이서(60)를 식각마스크로 사용하여 상기 스페이서 절연막(58)을 식각하여 상기 상부 스페이서(60) 하부에 하부 스페이서(62)를 형성한다. 도시하지는 않았지만, 상기 하부 스페이서(62)가 형성된 반도체 기판에 이온주입공정을 적용하여 상기 하부 스페이서들 사이의 상기 반도체 기판 내에 도전성 확산층을 더 형성할 수도 있다.

상기 하부 스페이서(62)가 형성된 반도체 기판의 전면에 층간절연막(64)을 형성한다.

도 9를 참조하면, 상기 층간절연막(64)을 패터닝하여 상기 게이트 패턴들 사이의 상기 식각저지막(56)을 노출시키는 콘택홀(66)을 형성한다. 상기 콘택홀(66)은 상기 상부 스페이서(60) 및 상기 하부 스페이서(62)의 측벽에 정렬되어 상기 식각저지막(56)을 노출시키는 자기정렬 콘택홀이다. 상기 콘택홀(66)을 형성한 후, 상기 반도체 기판에 습식세정공정을 적용할 수 있다. 이 때, 상기 콘택홀(66) 내에 노출된 상기 하부 스페이서(62)의 측벽이 측방으로 리세스되어 상기 식각저지막(56)의 노출면적이 더 증가할 수 있다.

도 10을 참조하면, 상기 콘택홀(66) 내에 노출된 상기 식각저지막(56)을 제거한다. 이 과정에서, 상기 식각저지막(56)과 같이 실리콘 질화막으로 형성된 상기 상부 스페이서 및 상기 캐핑층(54)의 일부분도 함께 식각될 수 있으나, 상기 도전막 패턴(52)은 노출되지 않는다. 상기 하부 스페이서(62)의 리세스 폭(L2)에 의해 상기 식각저지막(56)의 노출면적이 증가하였기 때문에 상기 식각저지막(56)을 제거하였을 때, 상기 콘택홀에 노출된 반도체 기판의 면적 또한 증가한다. 결과적으로, 상기 콘택홀(66) 내에 노출된 상기 상부 스페이서(60) 및 상기 하부 스페이서(62)는 그 폭이 줄어들고, 이 때 줄어든 폭(L2)에 의해 후속공정에서 형성될 도전성 패드(68)와 반도체 기판 사이의 접촉면적이 더욱 더 증가할 수 있다.

상술한 것과 같이, 본 발명에 따르면, 자기정렬 콘택홀 형성시 반도체 기판 및 소자분리막의 식각을 방지하기 위한 식각저지막을 게이트 스페이서를 형성하기 전에 형성하고, 상기 게이트 스페이서는 상기 식각저지막 상에 형성함으로써, 자기정렬 콘택홀 내의 상기 게이트 스페이서의 측벽에 상기 식각저지막이 잔존하는 것을 방지할 수 있다. 더 나아가서, 상기 콘택홀에 노출된 스페이서가 습식세정공정을 수행하는 동안 측방으로 리세스됨으로써 상기 콘택홀 내에 노출된 반도체 기판의 면적은 더욱 더 증가할 수 있다.

결과적으로, 자기정렬 콘택 기술에 의해 형성되는 도전성 패드와 반도체 기판의 접촉면적을 증가시켜 저항을 낮출 수 있고, 고속동작이 가능하고, 정보 식별성(data resolution)이 우수한 반도체 소자를 제공할 수 있다.

Claims (7)

1. 반도체 기판;

   상기 반도체 기판에 형성된 복수개의 게이트 패턴들;

   상기 게이트 패턴들을 갖는 반도체 기판의 전면에 콘포말하게 형성된 식각저지막;

   상기 식각저지막이 형성된 게이트 패턴들의 측벽들에 수직으로 적층된 하부 스페이서 및 상부 스페이서;

   상기 게이트 패턴, 상기 하부 스페이서 및 상기 상부 스페이서를 갖는 반도체 기판의 전면에 형성된 층간절연막;및

   상기 층간절연막 및 상기 식각저지막을 차례로 관통하여 상기 반도체 기판에 접속된 도전성 패드를 포함하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 게이트 패턴은,

   상기 반도체 기판 상에 형성된 도전막 패턴; 및

   상기 도전막 패턴 상에 형성된 캐핑층을 포함하는 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서,

   상기 도전성 패드는 상기 상부 스페이서 및 상기 하부 스페이서의 측벽에 정렬되어 상기 반도체 기판에 접속된 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서,

   상기 도전성 패드에 접하는 상기 상부 스페이서 및 상기 하부스페이서는 다른 상부 스페이서 및 다른 하부 스페이서보다 그 폭이 좁은 것을 특징으로 하는 반도체 소자.
5. 반도체 기판에 복수개의 게이트 패턴들을 형성하는 단계;

   상기 게이트 패턴들이 형성된 기판 상에 식각저지막을 콘포말하게 형성하는 단계;

   상기 식각저지막이 형성된 상기 게이트 패턴들의 측벽에 수직으로 적층된 하부 스페이서 및 상부 스페이서를 형성하는 단계;

   상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;

   상기 층간절연막 및 서로 마주보는 하부 스페이서들 사이의 상기 식각저지막을 차례로 패터닝하여 상기 상부 스페이서 및 상기 하부 스페이서에 정렬된 자기정렬 콘택홀을 형성하는 단계;및

   상기 자기정렬 콘택홀 내에 도전막을 채워 상기 반도체 기판에 접하는 도전성 패드를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
6. 제 5 항에 있어서,

   상기 하부 스페이서 및 상기 상부 스페이서를 형성하는 단계는,

   상기 식각저지막이 형성된 기판 상에 스페이서 절연막을 형성하는 단계;

   상기 스페이서 절연막을 리세스 시켜 상기 게이트 패턴들의 측벽들의 일부분을 노출시키는 단계;

   상기 노출된 측벽들에 상부 스페이서를 형성하는 단계;및

   상기 상부 스페이서를 식각마스크로 사용하여 상기 스페이서 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
7. 제 5 항에 있어서,

   상기 자기정렬 콘택홀을 형성하는 단계는,

   상기 층간절연막을 패터닝하여 서로 마주보는 상기 상부 스페이서들 및 상기 하부 스페이서들의 측벽들에 정렬되어 상기 식각저지막을 노출된 콘택홀을 형성하는 단계;

   상기 반도체 기판에 습식세정공정을 적용하여 상기 콘택홀에 노출된 상기 하부 스페이서들의 측벽을 측방으로 리세스 시키는 단계;

   상기 콘택홀에 노출된 상기 식각저지막을 제거하여 상기 반도체 기판을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.