KR20020061713A - 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 소자는 비트 라인 스택과, 상기 비트 라인 스택의 양측벽에 형성된 비트 라인 스페이서에 얼라인되어 하부의 패드를 노출하는 스토리지 노드 콘택홀을 갖는다. 그리고, 상기 스토리지 노드 콘택홀 내에는 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그가 순차적으로 형성된 다중층의 스토리지 노드 콘택 플러그를 구비한다. 상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 구성하는 것이 바람직하다. 상기 패드 상부 및 제1 스토리지 노드 콘택 플러그의 아래에는 오믹층을 더 구비할 수 있다. 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막을 더 구비할 수 있다.

Description

다중층의 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having multi-layer storage node contact plug and fabrication method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자, 예컨대 DRAM 소자에 있어서 콘택의 종류는 패드 콘택홀, 비트 라인 콘택홀, 스토리지 노드 콘택홀, 금속 콘택홀, 비아 콘택홀 등을 들 수 있다. 이중에서 스토리지 노드 콘택홀은 비트 라인 사이에 형성되기 때문에 크기(size)가 작을 뿐만 아니라 층간 절연층을 깊이 식각해서 형성해야 하기 때문에형성하기가 매우 어렵다. 그리고, 상기 스토리지 노드 콘택홀을 좁은 비트 라인 사이에 형성하기 위해서는 사진식각공정시 고도의 얼라인 기술을 요구하고 있다. 특히, 디자인 룰이 0.15㎛ 이하 공정에서는 얼라인 마진이 30㎚ 이하로 재현성 있는 스토리지 노드 콘택홀을 형성하기는 매우 어렵다.
이에 따라, 스토리지 노드 콘택홀을 셀프 얼라인 콘택 식각으로 형성하는 셀프 얼라인 콘택 식각 공정이 제안되었다. 상기 셀프 얼라인 콘택 식각 공정은 비트 라인을 실리콘 질화막으로 감싼 뒤 실리콘 질화막과 층간 절연막과의 식각 선택비를 이용하여 상기 실리콘 질화막에 얼라인 되도록 상기 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성한다. 이어서, 상기 스토리지 노드 콘택홀에 스토리지 노드 콘택 플러그 물질막을 형성한 후 에치백하여 스토리지 노드 콘택 플러그를 형성한다. 그리고, 상기 스토리지 노드 콘택 플러그 상에는 커패시터의 스토리지 노드가 형성된다.
상기 셀프 얼라인 콘택 식각 공정에서 반도체 메모리 소자의 집적도 향상에 따라 금속막으로 스토리지 노드를 형성하기 때문에 스토리지 노드 콘택 플러그 물질막을 금속막, 예컨대 텅스텐이나 타이타늄 질화막을 이용하여 형성한다. 그런데, 스토리지 노드 콘택 플러그 물질막으로 텅스텐을 사용할 경우 상기 스토리지 노드 콘택 플러그 형성을 위한 에치백시 스토리지 노드 콘택 플러그 물질막과 비트 라인을 감싸고 있는 실리콘 질화막의 식각 선택비가 좋지 않아 텅스텐막이 선택적으로 식각 되지 않고 실리콘 질화막이 손상된다. 따라서, 스토리지 노드 콘택 플러그와 비트 라인간에 쇼트가 발생하는 문제점이 있다. 더욱이, 디자인 룰이 작아짐에 따라 실리콘 질화막의 두께가 더 얇아지지 때문에 상기 실리콘 질화막이 손실될 경우 셀프 얼라인 콘택 식각 공정의 마진을 더 줄이게 된다. 또한, 스토리지 노드 콘택 플러그 물질막을 타이타늄 질화막으로 형성할 경우, 타이타늄 질화막은 어느 정도 두께 이상으로 증착할 경우 타이타늄 질화막은 물질 자체의 큰 스트레스로 인하여 크랙(crack)이 발생하여 하부의 층간 절연막으로 전파되어 심각한 문제를 발생시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀프 얼라인 콘택 식각 공정에서 텅스텐막이나 타이타늄 질화막으로 스토리지 노드 콘택 플러그 물질막을 채용할 경우 발생되는 문제점을 해결할 수 있는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자의 적합한 제조방법을 제공하는 데 있다.
도 1은 본 발명에 따라 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자를 설명하기 위하여 도시한 단면도이다.
도 2 내지 도 6은 본 발명에 따라 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자는 비트 라인 스택과, 상기 비트 라인 스택의 양측벽에 형성된 비트 라인 스페이서에 얼라인되어 하부의 패드를 노출하는 스토리지 노드 콘택홀을 갖는다. 그리고, 상기 스토리지 노드 콘택홀 내에는 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그가 순차적으로 형성된 다중층의 스토리지 노드 콘택 플러그를 구비한다.
상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 구성하는 것이 바람직하다. 상기 패드 상부 및 제1 스토리지 노드 콘택 플러그의 아래에는 오믹층을 더 구비할 수 있다. 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막을 더 구비할 수 있다.
또한, 일 관점에서, 본 발명의 반도체 메모리 소자는 패드를 갖는 반도체 기판 상에 상기 패드를 절연시키도록 형성된 층간 절연막과, 상기 층간 절연막 상에 형성된 비트 라인 스택을 포함한다. 상기 비트 라인 스택의 양측벽에 형성되고 상기 층간 절연막을 통하여 상기 패드의 표면을 노출하는 스토리지 노드 콘택홀을 그 사이에 갖는 비트 라인 스페이서를 구비한다. 그리고, 상기 스토리지 노드 콘택홀의 내에는 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그가 순차적으로 형성된 다중층의 스토리지 노드 콘택 플러그를 포함한다.
상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 구성하는 것이 바람직하다. 상기 비트 라인 스택은 비트 라인 장벽 금속막, 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 있는 것이 바람직하다. 상기 비트 라인 장벽 금속막은 타이타늄 질화막으로 구성하고, 상기 비트 라인 도전막은 텅스텐막으로 구성하며, 상기 비트 라인 캡층은 실리콘 질화막으로 구성하는 것이 바람직하다. 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 제조방법은 패드를 절연시키는 층간 절연막이 형성된 반도체 기판 상에 비트 라인 스택을 형성하는 단계를 포함한다. 상기 비트 라인 스택의 양측벽에 비트 라인 스페이서를 형성한다. 셀프 얼라인 콘택 식각 방법을 이용하여 상기 층간 절연막 내에 상기 비트 라인 스페이서에 얼라인되고 상기 패드를 노출시키는 스토리지 노드 콘택홀을 형성한다. 상기 스토리지 노드 콘택홀 내에 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그로 이루어지는 다중층의 스토리지 노드 콘택 플러그를 형성한다.
상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 형성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막이 더 형성할 수 있다.
상기 다중층의 스토리지 노드 콘택 플러그는 구체적으로 다음과 같이 형성될 수 있다. 즉, 상기 스토리지 노드 콘택홀이 형성된 반도체 기판의 전면에 제1 스토리지 노드 콘택 플러그 물질막을 형성한 후 상기 제1 스토리지 노드 콘택 플러그 물질막 상에 상기 스토리지 노드 콘택홀을 충분히 매립하도록 제2 스토리지 노드 콘택 플러그 물질막을 형성한다. 다음에, 상기 제2 스토리지 노드 콘택 플러그 물질막을 에치백하여 상기 스토리지 노드 콘택홀 내에 제2 스토리지 노드 콘택 플러그를 형성한 후, 상기 제2 스토리지 노드 콘택 플러그가 형성된 반도체 기판의 전면에 장벽 금속 물질막을 형성한다. 계속하여, 상기 비트 라인 스택 상부의 제1 스토리지 노드 콘택 플러그 물질막 및 장벽 금속 물질막을 식각한다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 따라 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 반도체 기판(11), 예컨대 실리콘 기판 상에 패드(13) 및 패드(13)를 절연시키는 층간 절연막(15)이 형성되어 있다. 상기 패드(13)는 폴리실리콘막으로 구성하고, 상기 층간 절연막(15)은 실리콘 산화막으로 구성한다. 상기 층간 절연막(15) 상에는 비트 라인 스택(23)이 형성되어 있다. 상기 비트 라인 스택(23)은 비트 라인 장벽 금속막(17), 비트 라인 도전막(19), 비트 라인 캡층(21)으로 구성한다. 상기 비트 라인 장벽 금속막(17)은 타이타늄 질화막으로 구성하고, 상기 비트 라인 도전막(19)은 텅스텐막으로 구성하며, 상기 비트 라인 캡층(21)은 실리콘 질화막으로 구성한다.
상기 비트 라인 스택(23)의 양측벽에는 비트 라인 스페이서(25)가 형성되어있다. 상기 비트 라인 스페이서(25)는 실리콘 질화막으로 구성한다. 그리고, 상기 비트 라인 스페이서(25)에 얼라인되어 상기 패드(13)를 노출시키도록 상기 층간 절연막(15) 내에 스토리지 노드 콘택홀(26)이 형성되어 있다.
상기 스토리지 노드 콘택홀(26) 내에는 오믹막(27a)이 형성되어 있다. 상기 오믹막(27a)은 타이타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 텅스텐(W)으로 구성한다. 상기 스토리지 노드 콘택홀 내의 오믹막(27a) 상에는 제1 스토리지 노드 콘택 플러그(29a) 및 제2 스토리지 노드 콘택 플러그(31a)로 이루어지는 다중층 스토리지 노드 콘택 플러그가 형성되어 있다. 상기 제2 스토리지 노드 콘택 플러그(31a)는 제1 스토리지 노드 콘택 플러그(29a)보다 두께가 두껍게 구성되어 있다. 상기 제1 스토리지 노드 콘택 플러그(29a)는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그(31a)는 불순물이 도핑된 폴리실리콘막으로 구성한다.
상기 제1 스토리지 노드 콘택 플러그(29a)는 장벽 금속막의 역할도 병행하며, 상기 제2 스토리지 노드 콘택 플러그(31a)는 종래의 텅스텐에 비하여 식각이 용이하고, 실리콘 질화막이나 타이타늄 질화막에 비해 식각선택비가 우수하여 식각을 용이하게 할 수 있다. 상기 제2 스토리지 노드 콘택 플러그(29a) 상에는 후에 형성되는 커패시터의 스토리지 노드를 위한 장벽 금속막(33a)이 형성되어 있다. 상기 장벽 금속막(33a)은 타이타늄 질화막(TiN)이나 탄탈륨 질화막(TaN)으로 구성한다. 본 실시예에 사용된 상기 장벽 금속막(33a)은 제3의 스토리지 노드 콘택 플러그로 이용될 수도 있다.
도 2 내지 도 6은 본 발명에 따라 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 패드(13) 및 상기 패드(13)를 절연시키는 층간 절연막(15)이 형성된 반도체 기판(11), 예컨대 실리콘 기판 상에 비트 라인 스택(23)을 형성한다. 상기 패드(13)는 폴리실리콘막으로 형성하고, 상기 층간 절연막(15)은 실리콘 산화막으로 형성한다. 상기 비트 라인 스택(23)은 비트 라인 장벽 금속막(17), 비트 라인 도전막(19), 비트 라인 캡층(21)을 순차적으로 적층함으로써 형성된다. 상기 비트 라인 장벽 금속막(17)은 타이타늄 질화막으로 형성하고, 상기 비트 라인 도전막(19)은 텅스텐막으로 형성하며, 상기 비트 라인 캡층(21)은 실리콘 질화막으로 형성한다.
다음에, 상기 비트 라인 스택(23)의 양측벽에 비트 라인 스페이서(25)를 형성한다. 상기 비트 라인 스페이서(25)는 실리콘 질화막으로 형성한다. 이어서, 통상의 사진 식각공정을 이용하여 상기 비트 라인 스페이서(25)에 얼라인되어 상기 패드(13)를 노출시키도록 상기 층간 절연막(15) 내에 스토리지 노드 콘택홀(26)을 형성한다. 여기서, 상기 스토리지 노드 콘택홀(26)은 상기 비트 라인 스페이서(25)에 셀프 얼라인되어 상기 층간 절연막(15)을 식각하여 형성되기 때문에 셀프 얼라인 콘택 식각 기술이 적용된다.
도 3을 참조하면, 상기 스토리지 노드 콘택홀(26)이 형성된 반도체 기판(11)의 전면에 오믹 물질막(27)을 형성한다. 상기 오믹 물질막(27)은 타이타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 텅스텐(W)을 이용하여 30 내지 100Å의 두께로 형성한다. 계속하여, 상기 오믹 물질막(27) 상에 제1 스토리지 노드 콘택 플러그 물질막(29)을 형성한다. 상기 제1 스토리지 노드 콘택 플러그 물질막(29)은 타이타늄 질화막을 이용하여 200 내지 700Å의 두께로 형성한다. 상기 제1 스토리지 노드 콘택 플러그 물질막(29)은 장벽 금속막의 역할도 병행한다.
도 4를 참조하면, 상기 제1 스토리지 노드 콘택 플러그 물질막(29)이 형성된 반도체 기판(11)의 전면에 상기 스토리지 노드 콘택홀(26)을 충분히 매립하도록 제2 스토리지 노드 콘택 플러그 물질막(31)을 형성한다. 상기 제2 스토리지 노드 콘택 플러그 물질막(31)은 제1 스토리지 노드 콘택 플러그 물질막(29)보다 두께가 두껍게 형성한다. 상기 제2 스토리지 노드 콘택 플러그 물질막(31)은 종래에 사용하는 텅스텐보다 상기 스토리지 노드 콘택홀(26)을 잘 매립할 수 있고 식각제거가 용이한 불순물이 도핑된 폴리실리콘막을 이용하여 형성한다.
도 5를 참조하면, 상기 제2 스토리지 노드 콘택 플러그 물질막(31)을 에치백하여 상기 스토리지 노드 콘택홀(26) 내에 제2 스토리지 노드 콘택 플러그(31a)를 형성한다. 상기 제2 스토리지 노드 콘택 플러그(31a)는 제2 스토리지 노드 콘택 플러그 물질막(31)인 폴리실리콘막과 제1 스토리지 노드 콘택 플러그(29)인 타이타늄 질화막과의 우수한 식각 선택비를 이용하여 용이하게 형성할 수 있다. 다시 말하면, 상기 제1 스토리지 노드 콘택 플러그(29)인 타이타늄 질화막에 비하여 제2 스토리지 노드 콘택 플러그 물질막(31)인 폴리실리콘막은 식각선택비가 우수하여 상기 제2 스토리지 노드 콘택 플러그 물질막(31)인 폴리실리콘막만을 식각할 수 있다.
도 6을 참조하면, 상기 제2 스토리지 노드 콘택 플러그(31a)가 형성된 반도체 기판(11)의 전면에 장벽 금속 물질막(33)을 형성한다. 상기 장벽 금속 물질막(33)은 타이타늄 질화막이나 탄탈륨 질화막을 이용하여 700 내지 1000Å의 두께로 형성한다. 이렇게 장벽 금속 물질막(33)을 얇게 증착할 경우 크랙을 방지할 수 있고, 후에 상기 장벽 금속 물질막을 용이하게 식각할 수 있다.
계속하여, 도 1에 도시된 바와 같이 상기 비트 라인 캡층(21) 상의 오믹 물질막(27), 제1 스토리지 노드 콘택 플러그 물질막(29) 및 장벽 금속 물질막(33)을 식각한다. 이렇게 되면, 오믹 물질막(27)은 오믹막(27a)이 되며, 상기 제1 스토리지 노드 콘택 플러그 물질막(29)은 제1 스토리지 노드 콘택 플러그(29a)가 되며, 상기 장벽 금속 물질막(33)은 장벽 금속막(33a)이 된다.
결과적으로, 상기 스토리지 노드 콘택홀(26) 내에는 오믹막(27a)이 형성되어 있고, 상기 오믹막(27a) 상에 제1 스토리지 노드 콘택 플러그(29a) 및 제2 스토리지 노드 콘택 플러그(31a)로 이루어지는 다중층 스토리지 노드 콘택 플러그가 형성되어 있다, 상기 제2 스토리지 노드 콘택 플러그(29a)는 장벽 금속막(33a)이 형성된다. 본 실시예에 사용된 상기 장벽 금속막(33a)은 제3의 스토리지 노드 콘택 플러그로 이용될 수 있다. 물론, 상기 제1 스토리지 노드 콘택 플러그 물질막(31)의 식각 깊이가 크면 더욱더 상기 장벽 금속막(33a)은 제3 스토리지 노드 콘택 플러그 가 된다.
상술한 바와 같이 본 발명은 스토리지 노드 콘택홀에 매립되는 스토리지 노드 콘택 플러그를 타이타늄 질화막과 폴리실리콘막으로 구성한다. 이렇게 구성할 할 경우, 본 발명은 종래의 텅스텐막으로 스토리지 노드 콘택 플러그를 형성하는 공정보다 식각 선택비를 높여 공정 마진을 향상시킬 수 있고, 타이타늄 질화막으로 스토리지 노드 콘택 플러그를 형성하는 공정에서의 크랙 발생을 방지할 수 있다.

Claims (20)

  1. 비트 라인 스택과, 상기 비트 라인 스택의 양측벽에 형성된 비트 라인 스페이서에 얼라인 되어 하부의 패드를 노출하는 스토리지 노드 콘택홀을 갖는 반도체 메모리 소자에 있어서,
    상기 스토리지 노드 콘택홀 내에는 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그가 순차적으로 형성된 다중층의 스토리지 노드 콘택 플러그를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 패드 상부 및 제1 스토리지 노드 콘택 플러그의 아래에는 오믹층을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서, 상기 오믹층은 타이타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 텅스텐(W)으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막이 더 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 장벽 금속막은 타이타늄 질화막이나 탄탈륨 질화막으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 패드는 폴리실리콘막으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 제2 스토리지 노드 콘택 플러그는 제1 스토리지 노드 콘택 플러그보다 두께가 두꺼운 것을 특징으로 하는 반도체 메모리 소자.
  9. 패드를 갖는 반도체 기판 상에 상기 패드를 절연시키도록 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 비트 라인 스택;
    상기 비트 라인 스택의 양측벽에 형성되고 상기 층간 절연막을 통하여 상기패드의 표면을 노출하는 스토리지 노드 콘택홀을 그 사이에 갖는 비트 라인 스페이서; 및
    상기 스토리지 노드 콘택홀 내에는 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그가 순차적으로 형성된 다중층의 스토리지 노드 콘택 플러그를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 구성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서, 상기 비트 라인 스택은 비트 라인 장벽 금속막, 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서, 상기 비트 라인 장벽 금속막은 타이타늄 질화막으로 구성하고, 상기 비트 라인 도전막은 텅스텐막으로 구성하며, 상기 비트 라인 캡층은 실리콘 질화막으로 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제9항에 있어서, 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막이 더 형성되어 있는 것을 특징으로하는 반도체 메모리 소자.
  14. 패드를 절연시키는 층간 절연막이 형성된 반도체 기판 상에 비트 라인 스택을 형성하는 단계;
    상기 비트 라인 스택의 양측벽에 비트 라인 스페이서를 형성하는 단계;
    셀프 얼라인 콘택 식각 방법을 이용하여 상기 층간 절연막 내에 상기 비트 라인 스페이서에 얼라인 되고 상기 패드를 노출시키는 스토리지 노드 콘택홀을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀 내에 제1 스토리지 노드 콘택 플러그 및 제2 스토리지 노드 콘택 플러그로 이루어지는 다중층의 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제14항에 있어서, 상기 제1 스토리지 노드 콘택 플러그는 타이타늄 질화막으로 형성하고, 상기 제2 스토리지 노드 콘택 플러그는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제14항에 있어서, 상기 제2 스토리지 노드 콘택 플러그 상에는 제3의 스토리지 노드 콘택 플러그로도 작용하는 장벽 금속막이 더 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제16항에 있어서, 상기 장벽 금속막은 타이타늄 질화막이나 탄탈륨 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제16항에 있어서, 상기 다중층의 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 형성된 반도체 기판의 전면에 제1 스토리지 노드 콘택 플러그 물질막을 형성하는 단계와, 상기 제1 스토리지 노드 콘택 플러그 물질막 상에 상기 스토리지 노드 콘택홀을 충분히 매립하도록 제2 스토리지 노드 콘택 플러그 물질막을 형성하는 단계와, 상기 제2 스토리지 노드 콘택 플러그 물질막을 에치백하여 상기 스토리지 노드 콘택홀 내에 제2 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 제2 스토리지 노드 콘택 플러그가 형성된 반도체 기판의 전면에 장벽 금속 물질막을 형성하는 단계와, 상기 비트 라인 스택 상부의 제1 스토리지 노드 콘택 플러그 물질막 및 장벽 금속 물질막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제14항에 있어서, 상기 패드 상부 및 제1 스토리지 노드 콘택 플러그의 아래에 오믹층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제14항에 있어서, 상기 오믹층은 타이타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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