KR20000026911A - 메모리 커패시터의 제조 방법 - Google Patents

메모리 커패시터의 제조 방법 Download PDF

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Abstract

본 발명은 메모리 커패시터의 제조 방법에 관한 것으로, 스토리지 전극 콘택 패드(storage electrode contact pad) 양측의 제 1 층간절연막 상에 비트 라인 구조물(bit line structure)이 형성된다. 비트 라인 구조물은 비트 라인과, 후속 제 2 층간절연막과 식각 선택비를 갖는 물질로서 비트 라인 상부 및 양측벽에 형성된 절연막을 포함한다. 비트 라인 구조물을 포함하여 반도체 기판 전면에 제 2 층간절연막이 형성된다. 콘택 패드의 상부 표면이 노출될 때까지 제 2 층간절연막이 부분적으로 식각 되어 자기정렬(self-align)로 스토리지 전극 형성용 오프닝(opening)이 형성된다. 오프닝이 도전 물질로 채워져서 콘택 패드와 전기적으로 접속되는 스토리지 전극(storage electrode)이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 비트 라인의 상부 및 양측벽을 층간절연막과 식각 선택비를 갖는 물질로 에워쌈으로써, 스토리지 전극 콘택홀을 형성하지 않고 스토리지 전극 콘택 패드 상에 바로 스토리지 전극을 형성할 수 있고, 이로써 메모리 커패시터 형성 공정을 단순화시킬 수 있으며, 소자 내의 단차를 줄일 수 있다.

Description

메모리 커패시터의 제조 방법(METHOD FOR FABRICATING A MEMORY CAPACITOR)
(산업상의 이용분야)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 메모리 커패시터의 제조 방법에 관한 것이다.
(종래기술 및 그의 문제점)
반도체 장치가 고집적화 됨에 따라, 엑티브 크기(active size)가 감소되는 추세에 있으며 따라서 부족한 스페이스 마진(space margin)을 극복하기 위해 보다 다층화된 층을 갖는 구조로 변해 가고 있다. 또한, 좁은 면적에서 부족한 면저항(sheet resistance)을 보상하기 위해서 막질의 높이도 증가하고 있는 추세이다. 이와 같이 제품이 다층 구조화 되고, 각각의 막질의 높이가 증가됨에 따라 소자 내에서의 단차가 큰 문제로 대두되고 있다.
오늘날 커패시터를 형성하는데 일반화된 구조인 SCOB(simple capacitor on bit-line) 구조는 비트 라인 형성/BPSG(borophospho silicate glass)막 증착/스토리지 전극 콘택홀 형성/스토리지 전극용 폴리 형성의 순서로 이루어지고 있다. 그러나, 스토리지 전극 콘택홀 형성 단계로 인해 공정수가 증가되고, 콘택홀 형성을 위한 산화막의 증착으로 인해 후속 공정에서 단차 문제가 발생되고 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택홀 형성 공정을 생략할 수 있고, 따라서 단위 공정 수를 줄일 수 있는 메모리 커패시터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 비트 라인 상에 바로 스토리지 전극을 형성함으로써, 소자 내에서의 단차 문제를 해결할 수 있는 메모리 커패시터의 제조 방법의 제공함에 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 메모리 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자격리막
104, 114 : 층간절연막 106 : 스토리지 전극 콘택 패드
108 : 비트 라인 109 : 절연막 패턴
110 : 절연막 스페이서 111 : 비트 라인 구조물
112 : 절연막 114a : 스토리지 전극 형성용 오프닝
116 : 포토레지스트 패턴 118a : 스토리지 전극
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 커패시터의 제조 방법은, 반도체 기판(100) 상에 형성된 제 1 층간절연막(104)을 뚫고 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 패드(106)를 갖는 메모리 커패시터의 제조 방법에 있어서, 상기 콘택 패드(106) 양측의 제 1 층간절연막(104) 상에 절연막(107, 109, 110)에 의해 에워싸인 비트 라인(108)을 갖는 비트 라인 구조물(111)을 형성하는 단계; 상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 층간절연막(114)을 형성하는 단계; 상기 비트 라인(108)의 상부 및 양측벽에 형성된 절연막(109, 110)은 상기 제 2 층간절연막(114)과 식각 선택비를 갖는 물질로 형성되고, 상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 층간절연막(114)을 부분적으로 식각(partially etch)하여 커패시터 하부전극 형성용 오프닝(opening)(114a)을 형성하되, 상기 비트 라인(108)의 상부 및 양측벽에 형성된 절연막(109, 110)을 식각 정지층으로 사용하여 자기정렬(self-align)로 형성하는 단계; 및 상기 오프닝(114a)을 도전막으로 채워서 상기 콘택 패드(106)와 전기적으로 접속되는 스토리지 전극(118a)을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 메모리 커패시터의 제조 방법은, 반도체 기판(100) 상에 형성된 제 1 층간절연막(104)을 뚫고 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 패드(106)를 갖는 메모리 커패시터의 제조 방법에 있어서, 상기 콘택 패드(106) 양측의 제 1 층간절연막(104) 상에 제 1 절연막(107, 109, 110)에 의해 에워싸인 비트 라인(108)을 갖는 비트 라인 구조물(111)을 형성하는 단계; 상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 절연막(112)을 형성하는 단계; 상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 층간절연막(114)을 형성하는 단계; 상기 제 2 절연막(112)은 상기 제 2 층간절연막(114)과 식각 선택비를 갖는 물질로 형성되고, 상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 층간절연막(114) 및 제 2 절연막(112)을 차례로 부분적으로 식각(partially etch)하여 커패시터 하부전극 형성용 오프닝(opening)(114a)을 형성하는 단계; 및 상기 오프닝(114a)을 도전막으로 채워서 상기 콘택 패드(106)와 전기적으로 접속되는 스토리지 전극(118a)을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 오프닝(114a) 형성 단계는, 상기 제 2 절연막(112)을 식각 정지층으로 사용하여 상기 제 2 층간절연막(114)을 식각 하는 단계; 및 상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 절연막(112)을 식각 하는 단계를 포함한다.
(작용)
도 7을 참조하면, 본 발명의 실시예에 따른 신규한 메모리 커패시터의 제조 방법은, 비트 라인의 상부 및 양측벽을 층간절연막과 식각 선택비를 갖는 물질로 에워싼다. 이로써, 스토리지 전극 콘택홀을 형성하지 않고 스토리지 전극 콘택 패드 상에 바로 스토리지 전극을 형성할 수 있다. 따라서, 메모리 커패시터 형성 공정을 단순화시킬 수 있으며, 소자 내의 단차를 줄일 수 있다.
(실시예)
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 메모리 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 DRAM(dynamic random access memory) 셀(cell) 커패시터의 제조 방법은 먼저, 반도체 기판(100) 상에 엑티브 영역(active region)과 소자 격리 영역(isolation region)을 형성하기 위해 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 여기서, 얕은 트렌치 격리(shallow trench isolation)로 형성된다.
상기 소자격리막(102)을 포함하여 반도체 기판(100) 전면에 층간절연막(104)이 형성된다. 상기 층간절연막(104)을 뚫고 상기 엑티브 영역과 전기적으로 접속되는 스토리지 전극 콘택 패드(106)가 형성된다. 상기 스토리지 전극 콘택 패드(106)는 상기 층간절연막(104)을 식각 하여 패드 콘택홀이 형성된 후, 이 패드 콘택홀이 폴리실리콘 등의 도전막으로 채워짐으로써 형성된다.
상기 콘택 패드(106) 양측의 층간절연막(104) 상에 절연막(107, 109, 110)에 의해 완전히 에워싸인 비트 라인 구조물(111)이 형성된다. 상기 비트 라인 구조물(111)은 상기 콘택 패드(106)를 포함하여 층간절연막(104) 상에 HTO(high temperature layer)막, 비트 라인 형성용 도전막, 절연막이 차례로 증착된 후 패터닝 되고, 이 패터닝된 구조물의 양측벽에 절연막 스페이서(110)가 형성됨으로써 형성된다.
상기 비트 라인 구조물(111)은 폴리 패턴(108a) 및 실리사이드 패턴(108b)이 차례로 적층되어 형성된 비트 라인(108)을 포함한다. 여기서, 상기 실리사이드 패턴(108b)은 바람직하게 텅스텐 실리사이드막(tungsten silicide layer)으로 형성된다. 상기 비트 라인 구조물(111)은 비트 라인(108)의 하부에 형성된 HTO막 패턴(107) 및 비트 라인(108)의 상부에 형성된 절연막 패턴(109)을 포함한다. 상기 HTO막 패턴(107)은 비트 라인(108)과 콘택 패드(106)간의 브리지를 방지하기 위해 형성 된다. 상기 절연막 스페이서(110)는 상기 HTO막 패턴(107), 비트 라인(108), 그리고 절연막 패턴(109)의 양측벽에 형성되어 있다. 이때, 상기 절연막 패턴(109) 및 절연막 스페이서(110)는 각각 산화막 내지 실리콘 질화막(SiN)으로 형성된다.
이와 같이, 상기 비트 라인 구조물(111)은 마치 워드 라인(word line) 즉, 게이트 전극(gate electrode)과 유사한 구조로 형성된다.
도 2에 있어서, 상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 후속 공정에서 식각 정지층으로 사용되는 절연막(112)이 증착 된다. 이 절연막(112)은 후속 층간절연막과 식각 선택비를 갖는 물질로 형성된다. 이때, 상기 절연막 패턴(109) 및 절연막 스페이서(110)가 실리콘 질화막으로 형성된 경우, 상기 절연막(112)은 형성되지 않을 수도 있다. 그러나, 상기 절연막(112)은 식각 마진을 위해 형성되는 것이 더 바람직하다.
도 3을 참조하면, 상기 절연막(112) 상에 스토리지 전극 두께 이상의 층간절연막(114)이 증착 된다. 상기 층간절연막(114)은 예를 들어, BPSG 등의 산화막으로 형성되고, 이때 상기 절연막(112)은 실리콘 질화막(SiN) 내지 실리콘 산화 질화막(SiON)으로 형성된다.
상기 층간절연막(114) 상에 스토리지 전극 형성 영역이 오픈 되도록 포토레지스트 패턴(116)이 형성된다.
다음, 상기 포토레지스트 패턴(116)을 마스크로 사용하여 상기 절연막(112)의 상부 표면이 노출될 때까지 층간절연막(114)이 식각 된다. 즉, 상기 층간절연막(114)의 식각이 상기 절연막(112) 상에서 정지된다. 이어서, 상기 콘택 패드(106)의 상부 표면이 노출될 때까지 절연막(112)이 식각 되어 스토리지 전극 형성용 오프닝(114a)이 형성된다.(도 4) 이와 같이, 상기 오프닝(114a)은 워드 라인(word line)에 대한 자기정렬 콘택(self-align contact; SAC) 형성 방법과 마찬가지로 형성된다.
상기 오프닝(114a)이 완전히 채워질 때까지 층간절연막(114) 상에 스토리지 전극막(118) 예를 들어, 폴리실리콘막이 증착 된다.(도 5) 상기 오프닝(114a) 양측의 층간절연막(114)의 상부 표면이 노출될 때까지 상기 스토리지 전극막(118)이 에치 백 공정(etch back process) 내지 CMP(chemical mechanical polishing) 공정으로 도 6에서와 같이, 평탄화 식각 되어 격리된다.
마지막으로, 상기 층간절연막(114)을 습식 식각 공정으로 선택적으로 제거하면 도 7에 도시된 바와 같이, 콘택 패드(106)와 전기적으로 접속되는 스토리지 전극(118a)이 형성된다.
후속 공정으로, 상기 스토리지 전극(118a)을 포함하여 반도체 기판(100) 전면에 커패시터 유전막(도면에 미도시) 및 플레이트 전극(plate electrode)(도면에 미도시)이 차례로 형성되어 DRAM 셀 커패시터가 완성된다.
본 발명은 비트 라인의 상부 및 양측벽을 층간절연막과 식각 선택비를 갖는 물질로 에워쌈으로써, 스토리지 전극 콘택홀을 형성하지 않고 스토리지 전극 콘택 패드 상에 바로 스토리지 전극을 형성할 수 있고, 이로써 메모리 커패시터 형성 공정을 단순화시킬 수 있으며, 소자 내의 단차를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판(100) 상에 형성된 제 1 층간절연막(104)을 뚫고 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 패드(106)를 갖는 메모리 커패시터의 제조 방법에 있어서,
    상기 콘택 패드(106) 양측의 제 1 층간절연막(104) 상에 절연막(107, 109, 110)에 의해 에워싸인 비트 라인(108)을 갖는 비트 라인 구조물(111)을 형성하는 단계;
    상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 층간절연막(114)을 형성하는 단계;
    상기 비트 라인(108)의 상부 및 양측벽에 형성된 절연막(109, 110)은 상기 제 2 층간절연막(114)과 식각 선택비를 갖는 물질로 형성되고,
    상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 층간절연막(114)을 부분적으로 식각(partially etch)하여 커패시터 하부전극 형성용 오프닝(opening)(114a)을 형성하되, 상기 비트 라인(108)의 상부 및 양측벽에 형성된 절연막(109, 110)을 식각 정지층으로 사용하여 자기정렬(self-align)로 형성하는 단계; 및
    상기 오프닝(114a)을 도전막으로 채워서 상기 콘택 패드(106)와 전기적으로 접속되는 스토리지 전극(118a)을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비트 라인(108)의 상부 및 양측벽에 형성된 절연막(109, 110)은 실리콘 질화막(SiN)으로 형성되고, 상기 제 2 층간절연막(114)은 산화막으로 형성되는 것을 특징으로 하는 메모리 커패시터의 제조 방법.
  3. 반도체 기판(100) 상에 형성된 제 1 층간절연막(104)을 뚫고 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 패드(106)를 갖는 메모리 커패시터의 제조 방법에 있어서,
    상기 콘택 패드(106) 양측의 제 1 층간절연막(104) 상에 제 1 절연막(107, 109, 110)에 의해 에워싸인 비트 라인(108)을 갖는 비트 라인 구조물(111)을 형성하는 단계;
    상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 절연막(112)을 형성하는 단계;
    상기 비트 라인 구조물(111)을 포함하여 반도체 기판(100) 전면에 제 2 층간절연막(114)을 형성하는 단계;
    상기 제 2 절연막(112)은 상기 제 2 층간절연막(114)과 식각 선택비를 갖는 물질로 형성되고,
    상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 층간절연막(114) 및 제 2 절연막(112)을 차례로 부분적으로 식각(partially etch)하여 커패시터 하부전극 형성용 오프닝(opening)(114a)을 형성하는 단계; 및
    상기 오프닝(114a)을 도전막으로 채워서 상기 콘택 패드(106)와 전기적으로 접속되는 스토리지 전극(118a)을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 커패시터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 오프닝(114a) 형성 단계는, 상기 제 2 절연막(112)을 식각 정지층으로 사용하여 상기 제 2 층간절연막(114)을 식각 하는 단계; 및
    상기 콘택 패드(106)의 상부 표면이 노출될 때까지 제 2 절연막(112)을 식각 하는 단계를 포함하는 것을 특징으로 하는 메모리 커패시터의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 절연막(112)은, 실리콘 질화막(SiN) 및 실리콘 산화 질화막(SiON) 중 어느 하나로 형성되고, 상기 제 2 층간절연막(114)은 산화막으로 형성되는 것을 특징으로 하는 메모리 커패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100413479B1 (ko) * 2001-04-18 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성 방법

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