KR20030012115A - 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성방법 - Google Patents

반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성 방법에 관한 것이다. 여기에 개시되는 콘택 플러그 형성 방법은 비아 콘택 저항을 줄이기 위하여 콘택 플러그가 접촉되는 콘택 패드를 BPSG(Borophospho Silicate Glass) 막을 이용하여 형성한다. 따라서 후속 세정 공정에서 BPSG 막이 더욱 식각되어 스토리지 노드 콘택 패드와 콘택 플러그의 접촉 면적을 증가시켜 콘택 저항을 감소시킨다.

Description

반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성 방법{METHOD OF FORMING STORAGE NODE CONTACT PLUG IN SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 메모리 장치의 캐패시터 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 노드 콘택 저항을 감소시키기 위한 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치가 점차적으로 고집적화 됨에 따라 반도체 기판 상의 배선의 넓이 뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하는 추세에 있다. 더욱이 배선과 배선 사이의 간격이 좁아지는 고집적화가 진행됨에 따라 콘택 홀 형성에 관한 문제는 크게 대두되고 있으며, 또한 고집적도가 증가함에 따라 다층 구조로 형성하면서 금속층의 수가 증가됨에 따라 각 금속층 간을 연결하기 위한 공간 확보를 위한 비아 콘택 형성의 중요도가 점점 증가하고 있다.
도 1을 참조하면, 종래 기술의 스토리지 노트 콘택 패드(10)는 콘택 플러그(20)와 심하게 미스 얼라인될 경우, 접촉 부분(30)에서와 같이 콘택 면적이 현저하게 감소되어 콘택 저항이 증가하게 된다. 콘택 플러그(20)를 형성하기 위해서 ILD1, ILD2 막을 증착하는 공정시 BPSG 막을 1200 Å의 두께로 증착한 후 리플로우잉(reflowing)을 했지만, 하부 패턴의 영향을 받아서 콘택 플러그(20)의 에치백 공정을 실한 후 코어 지역에 폴리 실리콘이 남아 있게 되는 문제점이 발생된다.
이러한 문제점을 해결하기 위하여 HLD 막을 3000 Å의 두께로 증착한 후, 1500 Å의 두께를 에치백한다. 이 후 스토리지 노드 콘택 공정을 위하여 ILD2, HDP 막을 8000 Å의 두께로 증착하고 CMP 한 후, 포토 및 에칭 공정을 실시한다.
콘택 플러그를 데포하기 전에 세정 공정을 실시하는데 이 때, HDP 막은 BPSG막에 비해 식각량이 적기 때문에 도면에 도시된 바와 같이 에치 프로파일이 거의 비슷하다. 그러나 로딩 플러그 콘택과 스토리지 노드 콘택이 심하게 미스 얼라인되는 경우, 콘택 저항이 증가하게 된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 스토리지 노드 콘택 저항을 감소시키기 위한 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성 방법을 제공하는데 있다.
도 1은 일반적인 스토리지 노드 콘택 플러그를 형성하는 반도체 메모리 장치의 게이트 패턴과 평행하게 절단된 단면도;
도 2는 본 발명에 따른 스토리지 노드 콘택 플러그를 형성하는 반도체 메모리 장치의 게이트 패턴과 평행하게 절단된 단면도; 그리고
도 3은 도 2에 도시된 스토리지 노드 콘택 플러그를 형성하는 방법을 설명하기 위한 반도체 메모리 장치의 일부 단면도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 기판102 : 소자 분리막
104 : 트랜치106 : BPSG 1
108 : LPC110 : BPSG 2
112 : 도전막114 : 비트 라인
116 : 스페이서118 : 층간 절연막
120 : 콘택 플러그122 : 스토리지 전극
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 소자의 콘택 플러그 형성 방법은 제 1 콘택 패드가 형성된 제 1 BPSG 막 위에 제 2 BPSG 막을 증착하는 단계와, 상기 제 2 BPSG 막을 상기 제 1 콘택 패드에 접촉하도록 제 2 콘택 패드를 형성하는 단계와, 상기 제 2 콘택 패드가 형성된 기판 위에 HDP 막을 적층하는 단계와, 상기 HDP 막을 상기 제 2 콘택 패드가 노출되도록 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계 및 상기 스토리지 노트 콘택 홀이 형성된 기판 위에 도전막을 적층한 후, 상기 도전막을 CMP 하여 콘택 플러그를 형성하는 단계를 포함한다.
여기서 상기 제 2 BPSG 막은 3000 Å의 두께 범위를 갖는도록 하는 것이 바람직하다. 그리고 상기 제 2 BPSG 막은 후속 공정 중 세정 공정에서 더욱 식각되어 접촉 면적이 증가된다.
따라서 본 발명에 의하면, BPSG 막을 증착한 후 후속 공정을 진행하면, SNC에치와 SNC 플러그의 증착 전 세정 공정에서 추가 식각되어 접촉 면적이 증가되어 콘택 저항을 감소시킨다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 스토리지 노드 콘택 플러그를 형성하는 반도체 메모리 장치의 게이트 패턴과 평행하게 절단된 단면도이다.
도면을 참조하면, 반도체 기판 상에 소자 분리막(102)과 제 1 BPSG 막(106)을 적층하고, 제 1 콘택 패드(108)를 형성한다. 이어서 제 2 BPSG 막(110)을 적층하고 이를 패터닝하여 제 2 콘택 배드(112)를 형성한다. 따라서 콘택 플러그(120)는 제 2 콘택 패드(112)에 접촉되고, 제 2 콘택 패드(112)를 통해 제 1 콘택 패드(108)에 연결된다.
구체적으로 도 3은 도 2에 도시된 스토리지 노드 콘택 플러그를 형성하는 방법을 설명하기 위한 반도체 메모리 장치의 일부 단면도들이다.
도 3a를 참조하면, 제 1 콘택 패드(108)가 형성된 제 1 BPSG 막(106) 위에 제 2 BPSG 막(110)을 3000 Å의 두께 범위로 증착하고, 도 3b에 도시된 바와 같이, 제 2 BPSG 막(110)을 제 1 콘택 패드(108)가 노출되도록 패터닝하여 제 2 콘택 패드(112)를 형성한다.
도 3c를 참조하면, 제 2 콘택 패드(112)가 형성된 기판 위에 비트 라인(114)을 형성한 후, HDP 막(118)을 적층하고 도 3d에 도시된 바와 같이, HDP 막(118)을 제 2 콘택 패드(112)가 노출되도록 패터닝하여 스토리지 노드 콘택 홀을 형성한다. 그리고 스토리지 노트 콘택 홀이 형성된 기판 위에 도전막을 적층한 후, CMP 하여콘택 플러그(120)를 형성한다.
그러므로 종래 기술에 의한 HLD 막 대신 3000Å의 두께 범위를 갖는 제 2 BPSG 막(110)을 증착한 후, 후속 공정을 진행하면, SNC 에치와 SNC 플러그의 증착 전 세정 공정에서 추가 식각되어 접촉 면적(130)을 증가시킬 수 있다.
상술한 바와 같이, 본 발명은 콘택 플러그가 접촉되는 콘택 패드를 BPSG 막으로 형성함으로써, 세정 공정에서 BPSG 막이 더욱 식각되어 LPC와 SNC의 접촉 면적을 증가시켜 콘택 저항을 감소시킨다.

Claims (3)

  1. 제 1 콘택 패드가 형성된 제 1 BPSG(Borophospho Silicate Glass) 막 위에 제 2 BPSG 막을 증착하는 단계와;
    상기 제 2 BPSG 막을 상기 제 1 콘택 패드에 접촉하도록 제 2 콘택 패드를 형성하는 단계와;
    상기 제 2 콘택 패드가 형성된 기판 위에 HDP(High Density Plasma) 막을 적층하는 단계와;
    상기 HDP 막을 상기 제 2 콘택 패드가 노출되도록 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계 및;
    상기 스토리지 노트 콘택 홀이 형성된 기판 위에 도전막을 적층한 후, 상기 도전막을 CMP(Chemical Mechanical Polishing) 하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 BPSG 막은 3000 Å의 두께 범위를 갖는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 BPSG 막은 후속 공정 중 세정 공정에서 더욱 식각되어 접촉 면적이 증가되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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