KR20070074183A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

반도체 소자의 금속배선 및 그 형성방법 Download PDF

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Abstract

본 발명은 고집적 반도체 소자의 금속배선 간 컨택 저항을 감소시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판과, 상기 기판 상부에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막 내에 라운드한 컨택홀이 개재되어 형성된 하부 배선과, 상기 컨택홀이 오픈되도록 상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막과, 상기 컨택홀이 매립되도록 상기 제2 층간 절연막 상에 형성되어 상기 하부 배선과 전기적으로 접속된 상부 배선을 포함하는 반도체 소자의 금속배선을 제공한다.
반도체 소자, 금속 배선, 하부 배선, 상부 배선, 접촉 면적, 컨택 저항.

Description

반도체 소자의 금속배선 및 그 형성방법{METAL LINE IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a 내지 도 1c는 일반적인 다층 배선 공정을 적용하는 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정 단면도.
도 2는 본 발명의 실시예1에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 본 발명의 실시예1에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정 단면도.
도 4는 본 발명의 실시예2에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
10, 20, 40 : 기판
12, 15, 22, 25, 42, 45 : 층간 절연막
13, 23, 43 : 하부 배선
16, 26 : 감광막 패턴
17, 27, 29 : 컨택홀
19, 30, 50 : 상부 배선
본 발명은 반도체 소자의 금속배선 형성방법 및 이를 이용한 반도체 소자 제조방법에 관한 것으로 특히, 다층 배선 공정을 적용하는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
반도체 소자는 트랜지스터, 저항 및 캐패시터 등으로 구성되며, 이러한 반도체 소자를 반도체 기판 상에 구현하는데 있어서 배선은 필수적으로 요구된다. 특히, 배선은 전기적인 신호를 전송시키는 역할을 하므로 전기적인 저항이 낮고 경제적이며 신뢰성이 높아야 한다.
한편, 반도체 소자가 고집적화됨에 따라 배선의 폭 및 두께는 점점 감소하고 컨택홀의 크기도 감소하게 되었다. 또한, 다층 배선 구조가 사용되고 있다. 최근에는 이러한 다층 배선을 형성함에 있어서, 하부 배선 상부에 컨택홀을 형성한 후, 상부 배선용 물질을 증착하면서 동시에 컨택홀을 매립시키는 배선 공정이 선호되고 있다.
도 1a 내지 도 1c는 이러한 다층 배선 공정을 적용하는 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부층이 형성된 반도체 기판(10) 상부에 하부 배선(13)이 개재된 층간 절연막(IMD; Inter Metal Dielectric, 12; 이하, 제1 층간 절연막이라 함)을 형성한다. 여기서, 하부층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀 및 컨택 플러그 등을 포함한다.
이어서, 도 1b에 도시된 바와 같이, 제1 층간 절연막(12) 상에 층간 절연막(15; 이하, 제2 층간 절연막이라 함)을 증착한 후, 제2 층간 절연막(15) 상에 하드마스크(Hardmask) 물질을 증착한다. 그런 다음, 포토리소그래피(Photolithography) 공정을 실시하여 이를 패터닝함으로써 제2 층간 절연막(15) 상에 하드마스크 패턴(16)을 형성한다.
이어서, 하드마스크 패턴(16)을 마스크(mask)로 이용한 식각공정을 실시하여 제2 층간 절연막(15)의 일부를 식각한다. 이로써, 하부 배선(13)의 일부를 노출시키는 컨택홀(17)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 습식식각공정을 실시하여 하드마스크 패턴(16, 도 1b 참조)을 제거한 후, 컨택홀(17, 도 1b 참조)이 매립되도록 제2 층간 절연막(15) 상에 상부 배선(19)을 증착한다. 이로써, 하부 배선(13)과 상부 배선(19)이 전기적으로 접속된다.
그러나, 이러한 종래 기술에 따라 금속 배선을 형성하게 되면, 집적화에 따라 하부 배선(13)과 상부 배선(19) 간의 접촉 면적이 감소하므로 하부 배선(13)과 상부 배선(19) 간의 컨택(contact) 저항이 증가하게 된다. 이와 같은, 컨택 저항의 증가는 반도체 소자의 불량을 유발하는 주요 원인이 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 고집적 반도체 소자의 금속배선 간 컨택 저항을 감소시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판과, 상기 기판 상부에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막 내에 라운드한 컨택홀이 개재되어 형성된 하부 배선과, 상기 컨택홀이 오픈되도록 상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막과, 상기 컨택홀이 매립되도록 상기 제2 층간 절연막 상에 형성되어 상기 하부 배선과 전기적으로 접속된 상부 배선을 포함하는 반도체 소자의 금속배선을 제공한다.
본 발명의 일측면에 있어서, 상기 하부 배선과 상기 상부 배선 간의 접촉면적을 증가시키기 위하여 상기 컨택홀로 인해 형성된 상기 하부 배선의 계면에는 그레인이 형성될 수 있다.
바람직하게, 상기 하부 배선은 텅스텐, 알루미늄 및 폴리 실리콘의 일군에서 선택된 어느 하나로 형성된다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상부 에 하부 배선이 개재된 제1 층간 절연막을 형성하는 단계와, 상기 하부 배선을 포함한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 및 상기 하부 배선의 일부를 식각하여 상기 하부 배선 내에 라운드한 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 상기 제2 층간 절연막 상에 상부 배선을 증착하여 상기 하부 배선과 상기 상부 배선을 서로 전기적으로 접속시키는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2는 본 발명의 실시예1에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예1에 따른 반도체 소자의 금속배선은 기판(20) 상부에 형성된 층간 절연막(22; 이하, 제1 층간 절연막이라 함)과, 제1 층간 절연막(22) 내에 라운드(Round)한 컨택홀(미도시)이 개재되어 형성된 하부 배선(23)과, 컨택홀이 오픈되도록 제1 층간 절연막(22) 상부에 형성된 층간 절연막(25; 이하, 제2 층간 절연막이라 함)과, 컨택홀이 매립되도록 제2 층간 절연막(25) 상에 형성되어 하부 배선(23)과 전기적으로 접속된 상부 배선(30)으로 구성된다.
특히, 하부 배선(23)과 상부 배선(30)이 라운드한 컨택홀 내에 매립된 배선 물질을 통해 서로 전기적으로 접속되므로, 하부 배선(23)과 상부 배선(30) 간의 접촉 면적은 라운드한 컨택홀의 계면과 동일하다. 따라서, 기존보다 하부 배선(23)과 상부 배선(30) 간의 접촉 면적이 증가되므로, 하부 배선(23)과 상부 배선(30) 간의 컨택 저항을 감소시킬 수 있다. 이는, 반도체 소자가 집접화되어도 적용 가능하므로, 반도체 소자의 집적화를 이루는 동시에 금속배선 간 컨택 저항을 감소시킬 수 있다.
여기서, 하부 배선(23)은 텅스텐(W), 알루미늄(Al) 및 폴리실리콘(Poly-Si)의 일군에서 선택된 어느 하나로 형성된다.
이하에서는, 도 3a 내지 도 3d를 참조하여 본 발명의 실시예1에 따른 반도체 소자의 금속배선 형성방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 소정의 하부층이 형성된 기판(20) 상부에 하부 배선(23)이 개재된 층간 절연막(IMD; Inter Metal Dielectric, 22; 이하, 제1 층간 절연막이라 함)을 형성한다. 여기서, 하부층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀 및 컨택 플러그 등을 포함한다.
이어서, 제1 층간 절연막(22) 상에 층간 절연막(25; 이하, 제2 층간 절연막이라 함)을 증착한다. 여기서, 제1 및 제2 층간 절연막(22, 25)은 모두 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 제2 층간 절연막(25) 상에 하드마스크 물질을 증착한다. 그런 다음, 포토리소그래피 공정을 실시하여 이를 패터닝함으로써 제2 층간 절연막(25) 상에 하드마스크 패턴(26)을 형성한다. 여기서, 하드마스크 물질은 폴리실리콘, 텅스텐(W), 비정질 탄소, SiON, TiN 및 WN의 일군에서 선택된 어느 하나의 물질을 이용한다.
이어서, 하드마스크 패턴(26)을 마스크로 이용한 식각공정을 실시하여 제2 층간 절연막(25)의 일부를 식각한다. 이로써, 하부 배선(23)의 일부를 노출시키는 컨택홀(27; 이하, 제1 컨택홀이라 함)이 형성된다.
이어서, 도 3c에 도시된 바와 같이, 하드마스크 패턴(26)을 마스크로 이용한 식각공정을 다시 한번 실시하여 제1 컨택홀(27)로 인해 노출된 하부 배선(23) 내에 라운드한 컨택홀(29; 이하, 제2 컨택홀이라 함)을 형성한다.
이때, 식각공정은 불소계 기체와 불황성 기체를 혼합하여 사용할 수 있는데, 불소계 기체의 유량은 50~200sccm으로 하고, 불황성 기체의 유량은 500~1000sccm으로 하는 것이 바람직하다. 예컨대, 불황성 기체는 Ar, N2 및 He의 일군에서 선택된 어느 하나를 이용한다.
특히, 식각공정은 300~2000mTorr의 압력에서 100~500Watt의 전력을 인가하여 실시한다.
이어서, 도 3d에 도시된 바와 같이, 습식식각공정을 실시하여 하드마스크 패턴(26, 도 3c 참조)을 제거한 후, 제1 및 제2 컨택홀(27, 29; 도 3c 참조)이 매립되도록 제2 층간 절연막(25) 상에 상부 배선(30)을 증착한다. 이로써, 하부 배선(23)과 상부 배선(30)이 전기적으로 접속된다.
실시예2
도 4는 본 발명의 실시예2에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도이다.
도 4를 참조하면, 본 발명의 실시예2에 따른 반도체 소자의 금속배선은 본 발명의 실시예1보다 금속배선 간의 컨택 저항을 감소시키기 위해 하부 배선(43)과 상부 배선(50) 간 계면의 표면 거칠기(Surface roughness)를 증가시킨다.
이를 위해, 본 발명의 실시예2에 따른 반도체 소자의 금속배선은 기판(40) 상부에 형성된 층간 절연막(42; 이하, 제1 층간 절연막이라 함)과, 제1 층간 절연막(42) 내에 라운드하되 그 계면에 그레인(Grain)이 성장된 컨택홀(미도시)이 개재되어 형성된 하부 배선(43)과, 컨택홀이 오픈되도록 제1 층간 절연막(42) 상부에 형성된 층간 절연막(45; 이하, 제2 층간 절연막이라 함)과, 컨택홀이 매립되도록 제2 층간 절연막(45) 상에 형성되어 하부 배선(43)과 전기적으로 접속된 상부 배선(50)으로 구성된다.
즉, 본 발명의 실시예2에 따르면, 컨택홀로 인해 노출된 하부 배선(43)의 계면에 그레인을 형성시킴으로써, 하부 배선(43)의 표면 거칠기를 증가시켜 하부 배선(43)과 상부 배선(50) 간의 접촉 면적을 실시예1보다 더 증가시킬 수 있다. 이를 통해, 금속배선 간 컨택 저항을 더욱 감소시킬 수 있다.
본 발명의 실시예2에 따른 반도체 소자의 금속배선 형성방법은 실시예1에서와 동일하게 진행하되, 제2 컨택홀(29, 도 3c 참조) 형성 후 별도의 식각공정을 실시하여 하부 배선(43)의 표면 거칠기를 증가시킨다. 예컨대, 불활성 기체를 이용하거나 습식식각공정을 이용하여 제2 컨택홀(29)로 인해 노출된 하부 배선(43)의 계면에 그레인을 형성한다. 바람직하게는, 불활성 기체로는 Ar 또는 Xe를 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부 배선과 상부 배선이 라운드한 컨택홀 내에 매립된 배선 물질을 통해 서로 전기적으로 접속되므로, 하부 배선과 상부 배선 간의 접촉 면적은 라운드한 컨택홀의 계면과 동일하다. 따라서, 하부 배선과 상부 배선 간의 접촉 면적을 증가시킬 수 있다.
이를 통해, 하부 배선과 상부 배선 간의 컨택 저항을 감소시킬 수 있다.

Claims (13)

  1. 기판;
    상기 기판 상부에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 내에 라운드한 컨택홀이 개재되어 형성된 하부 배선;
    상기 컨택홀이 오픈되도록 상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막; 및
    상기 컨택홀이 매립되도록 상기 제2 층간 절연막 상에 형성되어 상기 하부 배선과 전기적으로 접속된 상부 배선
    을 포함하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 하부 배선과 상기 상부 배선 간의 접촉면적을 증가시키기 위하여 상기 컨택홀로 인해 형성된 상기 하부 배선의 계면에는 그레인이 형성된 반도체 소자의 금속배선.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하부 배선은 텅스텐, 알루미늄 및 폴리 실리콘의 일군에서 선택된 어느 하나로 형성된 반도체 소자의 금속배선 형성방법.
  4. 기판 상부에 하부 배선이 개재된 제1 층간 절연막을 형성하는 단계;
    상기 하부 배선을 포함한 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 하부 배선의 일부를 식각하여 상기 하부 배선 내에 라운드한 컨택홀을 형성하는 단계; 및
    상기 컨택홀이 매립되도록 상기 제2 층간 절연막 상에 상부 배선을 증착하여 상기 하부 배선과 상기 상부 배선을 서로 전기적으로 접속시키는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  5. 제 4 항에 있어서,
    상기 컨택홀을 형성하는 단계는,
    상기 제2 층간 절연막 상에 상기 하부 배선에 대응되는 영역을 오픈시키는 구조의 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 이용한 식각공정을 실시하여 상기 제2 층간 절연막 및 상기 하부 배선의 일부를 식각하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘, 텅스텐, 비정질 탄소, SiON, TiN 및 WN의 일군에서 선택된 어느 하나로 형성하는 반도체 소자의 금속배선 형성방법.
  7. 제 5 항에 있어서,
    상기 식각공정은 불소계 기체와 불황성 기체를 혼합하여 사용하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 불소계 기체의 유량은 50~200sccm으로 하고, 상기 불황성 기체의 유량은 500~1000sccm으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 불황성 기체는 Ar, N2 및 He의 일군에서 선택된 어느 하나를 이용하는 반도체 소자의 금속배선 형성방법.
  10. 제 5 항 내지 제 9 항 중 어느 하나의 항에 있어서,
    상기 식각공정은 300~2000mTorr의 압력에서 100~500Watt의 전력을 인가하여 실시하는 반도체 소자의 금속배선 형성방법.
  11. 제 4 항에 있어서,
    상기 라운드한 컨택홀을 형성한 후,
    상기 하부 배선과 상기 상부 배선 간의 접촉면적을 증가시키기 위하여 상기 컨택홀로 인해 형성된 상기 하부 배선의 계면에 그레인을 형성시키는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  12. 제 11 항에 있어서,
    상기 그레인을 형성시키는 단계는, 불활성 기체를 이용하거나 습식식각공정을 이용하는 반도체 소자의 금속배선 형성방법.
  13. 제 12 항에 있어서,
    상기 불활성 기체로는 Ar 또는 Xe를 사용하는 반도체 소자의 금속배선 형성 방법.
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* Cited by examiner, † Cited by third party
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WO2023211242A1 (ko) * 2022-04-28 2023-11-02 한양대학교 산학협력단 컨택 저항 감소를 위한 다층 배선 연결 구조 및 이의 제조방법

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