KR100691107B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다. 종래의 금속 배선 공정은 비아홀 크기가 작고 층간 절연막의 두께가 높기 때문에 비아를 형성할 때 장벽 금속층이 불균일하게 형성되고, 텅스텐에 보이드가 발생하게 된다. 이러한 문제점을 해결하기 위해 본 발명에서는 이온 주입 공정을 통하여 비아홀 측벽에 이온화층을 형성한다. 이온화층으로 인하여 장벽 금속층이 바아홀에 균일하게 형성 된다. 이에 따라, 텅스텐을 비아홀에 매립할 때 보이드가 발생하는 것을 방지할 수 있으므로 상호 접속을 개선할 수 있다.
금속 배선, 보이드(Void), 장벽 금속층(Barrier metal), 텅스텐(W), 비아 플러그 이온주입(Via Plug Ion Implation)

Description

반도체 소자의 금속 배선 형성 방법{Method for Forming Metal Line of Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자의 단면도이다.
도 2는 종래 기술에서 발생되는 문제점을 나타내는 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선을 형성하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부호에 대한 설명>
10: 기판 20: 층간 절연막
21: 감광막 패턴 30: 비아홀
31: 비아 플러그 이온주입 공정 32: 이온화층
40: 장벽 금속층 50: 비아 플러그
51: 보이드 60: 금속 배선
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 구체적으로는 금속 배선인 하부 금속층과 상부 금속층의 상호 접속을 위한 비아홀 형성에서 비아홀 측벽에 이온 주입을 통해 이온화층을 형성함으로써, 장벽 금속층의 불균일 형성 및 텅스텐 갭필에서 보이드 발생을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었다. 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
이와 같은 다층 배선 기술을 반도체 소자에 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계의 자유도와 소자 집적도를 향상시킬 수 있다. 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
도 1을 참조하여 종래 기술에 따른 제조공정을 살펴보면, 금속 배선 간의 콘택 플러그를 형성하기 위하여 금속 배선(10) 상부에 TEOS(tetraethyl orthosilicate)막을 도포하여 층간 절연막(inter-metal dielectric, 20)을 형성하고, 상부 금속과 하부 금속의 연결을 위하여 감광막을 도포한 후 노광, 현상 및 식각 공정에 의해 비아홀(Via Hole, 30)을 형성한 다음, 장벽 금속층(Barrier metal, 40)을 소정의 두께로 형성한다. 이후, 비아홀(30) 내에 텅스텐(50)을 매립한다. 다음으로, 화학적 기계적 연막(CMP) 공정을 진행하여 텅스텐(50)을 평탄화하여 비아 플러그(50)를 형성한다.
그러나, 상술한 바와 같은 종래 기술을 0.18um 이하의 반도체 소자의 배선 기술에 사용할 때 여러 가지 문제점이 발생하게 된다. 즉, 0.18um 이하의 반도체 소자의 배선 기술은 낮은 배선 저항과 배선 간의 낮은 캐패시턴스 확보를 위해 층간 절연막으로 저유전 물질을 사용하고, 상호 접속(Interconnection) 상의 캐패시턴스 증가 억제를 위해 배선 간의 층간 절연막의 두께를 줄일 수 없다.
즉, 비아홀 크기가 작고 층간 절연막의 두께가 두껍기 때문에 비아 플러그를 형성할 때, 도 2와 같이, 장벽 금속층(40)이 불 균일하게 형성되고, 텅스텐(W, 50) CVD 갭필(Gap Fill)에서 보이드(Void, 51)가 발생하게 된다.
결과적으로 비아홀의 접촉 저항 증가 및 금속 배선 내의 단락(short)이 일어나며 반도체 소자는 동작 불능 상태에 이르게 되어 반도체 소자의 신뢰성을 저하시키는 문제점이 발생한다.
본 발명은 금속 배선인 하부 금속층과 상부 금속층의 상호 접속을 위한 비아홀을 형성할 때 발생하는 문제점들을 개선하기 위해 비아홀 측벽에 이온 주입을 통해 이온화층을 형성함으로써, 장벽 금속층의 불균일 형성 및 텅스텐 갭필에서 보이드 발생을 방지하여 상호 접속을 개선할 수 있는 반도체 소자의 금속 배선 형성 방법을 제시하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 기판 또는 하부 금속층 위에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 위에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 상기 층간 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와, 상기 비아홀의 측벽에 비아 플러그 이온주입 공정을 진행하여 이온화층을 형성하는 단계와, 상기 이온화층이 형성된 상기 비아홀 내에 질화티타늄의 장벽 금속층 및 텅스텐의 비아 플러그를 형성하는 단계와, 상기 비아 플러그 위에 배선을 형성하기 위한 금속 배선을 형성하는 단계를 포함한다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
먼저, 도 3을 참조하면, 기판(10) 또는 하부 금속층 위에 산화물(20)을 도포하여 소정 두께의 층간 절연막(IMD; Intermetal Dielectric, 20)을 형성한다. 층간 절연막(20)은 예컨대, 실렌 가스(silane gas, SiH4)를 이용한 산화막(SiO2)을 APCVD (Atmospheric Pressure Chemical Vapor Deposition), LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 형성할 수 있다.
다음으로, 층간 절연막(20) 위에 사진 공정을 이용하여 감광막 패턴(21)을 형성한다. 이후, 감광막 패턴(21)을 마스크로 하여 층간 절연막(20)을 선택적으로 식각하여 비아홀(30)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 감광막 패턴(21)을 마스크로 하여 비아홀(30)에 비아 플러그 이온주입(Via Plug Ion Implation, 31) 공정을 진행한다. 여기서, 비아 플러그 이온 주입 공정을 통해서 비아홀(30)의 측벽을 이온화 처리한다. 이때, 비아홀(30) 측벽에 불순물이 주입되면서 이온화층(32)이 형성된다.
이어서, 도 5에 도시된 바와 같이, 비아홀(30)이 형성된 기판(10) 위에 장벽 금속층(Barrier metal, 40)을 형성한다. 여기서, 장벽 금속층(40)은 예컨대, 질화티타늄(TiN)으로 형성한다. 이때, 비아홀(30) 측벽이 이온화 처리되어 이온화층(32)이 형성되었기 때문에 접착력이 향상되어 장벽 금속층(40)이 균일하게 형성된다.
다음으로, 장벽 금속층(40)이 형성된 비아홀(30) 내에 텅스텐(W, 50)을 도포하여 비아홀(30)을 매립함으로써 비아 플러그(Via Plug, 50)를 형성한다.
여기서, 텅스텐(50)은 최소 선폭이 1μm 이하인 실리콘 집적회로에 많이 사용되는 접속 재료로서, 비저항이 5.3Ω·cm로 낮고 열팽창 계수가 4.6·10-6/˚C로 실리콘의 열팽창 계수와 비슷하다. 또한, 텅스텐은 고융점 금속이기 때문에 전자 이탈 현상을 억제할 수 있고 고온 공정에 적용될 수 있는 장점이 있으며 CDV로 만들어지는 텅스텐은 스텝 커버리지(step coverage)가 좋아 진공 증착이나 스퍼터링에 의한 것보다 특성이 좋으나, 비아홀(30) 내의 장벽 금속층(40)이 불균일하게 형성되었을 경우는 보이드를 발생할 수도 있다.
그러나, 비아홀(30) 측벽에 비아 플러그 이온 주입 공정(31)을 통한 이온화층이 형성되어 장벽 금속층(40)이 균일하게 형성되었기 때문에 층간 절연막의 두께가 두껍고, 비아홀(30)의 크기가 작은 경우에도 텅스텐(50)을 형성할 때 보이드(Void) 발생을 방지할 수 있다.
다음으로, 비아 플러그(50) 표면에 과도하게 적층된 텅스텐을 CMP 공정을 실시하여 제거한다. 이후, 도 6에 도시된 바와 같이, 비아 플러그(50) 상에 배선을 형성하기 위한 금속층(60)을 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)으로 형성한다. 이후, 금속층(60)을 플라즈마 식각 공정으로 선택적으로 식각하여 금속 배선(60)을 형성한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 비아 플러그 이온 주입 공정으로 비아홀의 측벽에 이온화층을 형성하여 장벽 금속층을 균일하게 형성함으로써, 비아홀에 텅스텐을 형성할 때 보이드 발생을 방지할 수 있다.
또한, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 이온화층에 의해 장벽 금속층이 균일하게 형성되었기 때문에 텅스텐을 형성할 때에 보이드가 발생하지 않으므로 상호 접속 특성을 향상시킬 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (3)

  1. 기판 또는 하부 금속층 위에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막 위에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 하여 상기 층간 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와,
    상기 비아홀의 측벽에 비아 플러그 이온주입 공정을 진행하여 이온화층을 형성하는 단계와,
    상기 이온화층이 형성된 상기 비아홀 내에 질화티타늄의 장벽 금속층 및 텅스텐의 비아 플러그를 형성하는 단계와,
    상기 비아 플러그 위에 배선을 형성하기 위한 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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