KR100641581B1 - 반도체 소자의 패시베이션층 형성 방법 - Google Patents
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- 238000002161 passivation Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000000112 cooling gas Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract 3
- 238000007254 oxidation reaction Methods 0.000 abstract 3
- 239000010408 film Substances 0.000 description 16
- 239000010409 thin film Substances 0.000 description 8
- 238000005336 cracking Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000003776 cleavage reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명은 반도체 소자의 패시베이션층 형성 방법에 관한 것이다. 본 발명은 반도체 기판의 하부 금속층 위에 층간 절연막을 형성하고, 층간 절연막 내에 비아를 형성한다. 이후, 비아 위에 금속 배선을 형성하고, 금속 배선이 형성된 상기 기판 위에 HDP-CVD 공정에서 온도를 300 ~ 350℃로 하는 조건으로 패시베이션층을 형성한다. 여기서, 패시베이션층은 산화막으로 형성하는 것이 바람직하다. 또한, HDP-CVD 공정에서 웨이퍼의 냉각 가스 량을 조절하여 상기 온도를 조정하는 것이 바람직하다. 또한, 웨이퍼의 냉각 가스 량은 웨이퍼의 안쪽 냉각 가스량을 4 ~ 6Torr 하고, 웨이퍼의 가장자리 냉각 가스량을 6 ~ 8Torr로 하는 것이 바람직하다.
패시베이션층(Passivation Layer), HDP CVD(High Density Plasma Chemical Vapor Deposition)
Description
도 1은 기존의 패시베이션층에서의 박막 갈리짐 현상을 나타내는 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 패시베이션층을 형성하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부호에 대한 설명>
10: 기판 20: 층간 절연막
30: 비아홀 31: 비아
40: 금속 배선 50: 패세베이션층
55: 박막 갈라짐 현상
본 발명은 반도체 소자의 절연막을 형성하는 방법으로서, 좀 더 구체적으로는 패시베이션층 형성에서 산화막 형성 온도를 조정함으로써, 패시베이션층의 부착 특성을 높이고, 갈리지는 현상을 방지할 수 있는 반도체 소자의 패시베이션층 형성 방법에 관한 것이다.
반도체 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line, BEOL)으로 구분된다. 배선기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다.
반도체 집적 회로는 다층 구조로 제작되기 때문에, 일반적으로 하나의 층 위에 패터닝된 IC 소자와 다른 층의 IC 소자를 상호 연결해야 할 필요가 있다. 배선 공정은 이러한 상호 연결을 위해서 통상 유전체 물질을 통해 하부의 IC 소자까지 비아홀(via hole)을 식각하게 된다. 일단 비아홀이 식각되면, 하부층과 그 위에 연속적으로 증착되어 패터닝된 금속 배선층 사이에서 도전성 비아들이 생성되도록 예컨대 텅스턴 또는 알루미늄 등과 같은 도전성 물질로 비아홀을 채운다. 이와 같은 공정을 반복하여 다수 개의 배선층을 형성한 이후, 마지막으로 기판 상단에 패시베이션층(Passivation Layer)을 형성하여 완성된 소자의 표면을 보호한다.
반도체 소자를 보호하기 위하여 일반적으로 사용되는 패시베이션층은 산화막을 형성한 이후에 질화막(Nitride)을 형성하는 것이 일반적인 경향이다. 그러나, 질화막은 매우 깨지기 쉬운 특성이 있기 때문에 외부의 강한 스트레스(Stress)를 받게 되면, 도 1과 같이, 박막이 갈라지는 현상(55)이 발생하게 된다. 특히, 장력(Tensile Stress)은 박막을 들뜨게 한다.
본 발명은 패시베이션층 형성에서 산화막 형성 온도를 조정함으로써, 패시베이션층의 부착 특성을 높이고, 갈리지는 현상을 방지할 수 있는 반도체 소자의 패시베이션층 형성 방법을 제시하는 것이다.
본 발명의 반도체 소자의 패시베이션층 형성 방법은 반도체 기판의 하부 금속층 위에 층간 절연막을 형성하는 단계와, 층간 절연막 내에 비아를 형성하는 단계와, 비아 위에 금속 배선을 형성하는 단계와, 금속 배선이 형성된 상기 기판 위에 HDP-CVD 공정에서 온도를 300 ~ 350℃로 하는 조건으로 패시베이션층을 형성하는 단계를 포함한다. 여기서, 패시베이션층은 산화막으로 형성하는 것이 바람직하다. 또한, HDP-CVD 공정에서 웨이퍼의 냉각 가스 량을 조절하여 상기 온도를 조정하는 것이 바람직하다. 또한, 웨이퍼의 냉각 가스 량은 웨이퍼의 안쪽 냉각 가스량을 4 ~ 6Torr 하고, 웨이퍼의 가장자리 냉각 가스량을 6 ~ 8Torr로 하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영 하는 것이 아니다.
도 2 내지 도 5은 본 발명의 실시예에 따른 반도체 소자의 패시베이션층을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(10) 또는 하부 금속층 위에 층간 절연막(Inter Metal Dielectric, IMD, 20)을 형성한다. 층간 절연막(20)은 예컨대, TEOS(Tetra Ethyl Ortho Silicate) 산화막(SiO2)으로 형성한다.
다음으로, 층간 절연막(20) 내에 비아홀을 형성하기 위한 감광막 패턴을 형성한다. 이후, 감광막 패턴을 마스크로 층간 절연막(20)을 식각하여 비아홀(30)를 형성한다.
다음으로, 도 3에 도시된 바와 같이, 비아홀(30) 내에 금속을 형성하여, 비아(31)를 형성한다. 비아(31)에 형성하는 금속은 예컨대, 알루미늄(Al) 또는 텅스텐(W)으로 형성한다.
다음으로, 도 4에 도시된 바와 같이, 비아(31)가 형성된 기판(10) 위에 금속층(40)을 형성한다. 이후 사진 및 식각 공정을 이용하여 금속층(40)을 식각하여 금속 배선(40)을 형성한다.
다음으로, 도 5에 도시된 바와 같이, 금속 배선(40)이 형성된 기판(10) 위에 패시베이션층(Passivation Layer, 50)을 형성한다. 여기서, 패시베이션층(50)은 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 이용하여 산화막(SiO2)으로 형성한다.
패시베이션층(50)은 HDP CVD에서 웨이퍼 냉각 가스인 량(Wafer Cooling Gas Flow)을 조절하여 온도를 300 ~ 350℃로 조정하여 형성한다. 이때, 웨이퍼 냉각 가스(He) 량은 웨이퍼 안쪽 가스량을 4 ~ 6Torr 하고, 가장자리 가스량을 6 ~ 8Torr로 한다.
패시베이션층(50)을 형성할 때 온도가 380℃ 이상일 때에는 금속 배선에 보이드(Void)가 발생할 수 있기 때문에 적절한 온도인 300 ~ 350℃로 하여 패시베이션층(50)을 형성한다.
이와 같은 방법으로 패시베이션층(50)을 형성하면 부착(Adhesion) 특성이 향상되며 박막 갈라짐 현상 발생을 방지할 수 있다. 이에 따라, 박막 갈라짐 현상이 발생할 때 초래되는 수율 및 신뢰성 저하를 막을 수 있다.
본 발명에 따른 반도체 소자의 패시베이션층 형성 방법은 HDP CVD에서 웨이퍼 냉각 가스 량을 조절하여, 산화막 형성 온도를 300 ~ 350℃로 하여 형성함으로써, 패시베이션층의 부착 특성이 향상되며 박막 갈라짐 현상 발생을 방지할 수 있다.
또한, 본 발명에 따른 반도체 소자의 패시베이션층 형성 방법은 박막 갈라짐 현상이 발생할 때 초래되는 수율 및 신뢰성 저하를 막을 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (4)
- 반도체 기판의 하부 금속층 위에 층간 절연막을 형성하는 단계와,상기 층간 절연막에 비아를 형성하는 단계와,상기 비아 위에 금속 배선을 형성하는 단계와,상기 금속 배선이 형성된 상기 기판 위에 HDP-CVD 공정에서 온도를 300 ~ 350℃로 하는 조건으로 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패시베이션층 형성 방법.
- 제1항에서,상기 패시베이션층은 산화막(SiO2)으로 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션층 형성 방법.
- 제1항에서,상기 HDP-CVD 공정에서 웨이퍼의 냉각 가스 량을 조절하여 상기 온도를 조정하는 것을 특징으로 반도체 소자의 패시베이션층 형성 방법.
- 제3항에서,상기 웨이퍼의 냉각 가스는 웨이퍼 안쪽의 냉각 가스량을 4 ~ 6Torr 하고, 웨이퍼 가장자리의 냉각 가스량을 6 ~ 8Torr로 하는 것을 특징으로 반도체 소자의 패시베이션층 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133240A KR100641581B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 패시베이션층 형성 방법 |
| US11/616,253 US20070161254A1 (en) | 2005-12-29 | 2006-12-26 | Method of forming a passivation layer of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133240A KR100641581B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 패시베이션층 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100641581B1 true KR100641581B1 (ko) | 2006-11-01 |
Family
ID=37621409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133240A KR100641581B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 패시베이션층 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070161254A1 (ko) |
| KR (1) | KR100641581B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129723A (ja) * | 2009-12-17 | 2011-06-30 | Sharp Corp | 固体撮像素子の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060132A (en) * | 1998-06-15 | 2000-05-09 | Siemens Aktiengesellschaft | High density plasma CVD process for making dielectric anti-reflective coatings |
| US6346476B1 (en) * | 1999-09-27 | 2002-02-12 | Taiwan Semiconductor Manufacturing Company | Method for enhancing line-to-line capacitance uniformity of plasma enhanced chemical vapor deposited (PECVD) inter-metal dielectric (IMD) layers |
| US6268274B1 (en) * | 1999-10-14 | 2001-07-31 | Taiwan Semiconductor Manufacturing Company | Low temperature process for forming inter-metal gap-filling insulating layers in silicon wafer integrated circuitry |
| US8552559B2 (en) * | 2004-07-29 | 2013-10-08 | Megica Corporation | Very thick metal interconnection scheme in IC chips |
| US8021992B2 (en) * | 2005-09-01 | 2011-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | High aspect ratio gap fill application using high density plasma chemical vapor deposition |
| US7397121B2 (en) * | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
-
2005
- 2005-12-29 KR KR1020050133240A patent/KR100641581B1/ko not_active IP Right Cessation
-
2006
- 2006-12-26 US US11/616,253 patent/US20070161254A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070161254A1 (en) | 2007-07-12 |
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| E701 | Decision to grant or registration of patent right | ||
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