KR20070013894A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판에 하부 배선을 형성하고, 반도체 기판 전체 상부에 식각 정지막, 저유전율막 및 실리콘 산화막을 형성한다. 실리콘 산화막, 저유전율막 및 식각 정지막을 식각하여 비아홀 및 트렌치를 형성한 후, 비아홀 및 트렌치의 내부면의 프로파일에 따라 제 1 배리어 금속막 및 제 2 배리어 금속막을 형성한다. 비아홀 하부면 상의 제 1 배리어 금속막 및 제 2 배리어 금속막을 식각한 후, 제 3 배리어 금속막을 형성한다. 비아홀 및 트렌치의 내부면에 구리 시드 층을 형성한 후, 구리 금속층을 채우고 화학적 기계적 연마를 함으로써, 반도체 소자의 금속 배선을 형성할 수 있다. 이에 따라, 금속 배선 물질인 구리의 돌출 확산(out-diffusion)에 의해 발생하는 누설전류를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공할 수 있다.
undercut, 구리, out-diffusion, 누설전류, low-k

Description

반도체 소자의 금속 배선 형성 방법{Metal Wiring Method Of Semiconductor Device}
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 금속 배선 단면도들;
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들;
도 4는 본 발명의 실시예에 따른 반도체 소자의 금속 배선의 단면도.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더 구체적으로 구리와 low-k(저유전율) 물질을 사용하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 금속 배선 층의 수도 증가한 다층 배선 구조를 가지게 됨으로써, 금속 배선 사이의 간격이 점차 좁아지게 되었다. 이에 따라, 동일한 층 상에서 서로 인접하는 금속 배선 또는 아래위로 인접하는 금속 배선 층 사이에 존재하는 기생 저항(parasitic Resistance) 및 커패시턴스(Capacitance) 성분들이 아주 중요한 문제로 대두되고 있다.
금속 배선에서 기생 저항 및 커패시턴스 성분들에 의한 시정수(τ = R×C)의 변화에 따른 시간 지연(time delay)은 소자의 동작 특성을 떨어뜨린다. 또한, 배선 층 사이에 존재하는 기생 저항 및 커패시턴스 성분들은 칩(chip)의 총 전력 소모량을 증가시키고, 신호 누설량을 증가시키게 된다. 따라서, 초고집적 반도체 집적회로 소자에 있어서는 시정수를 작게 할 수 있는 다층 배선 구조 형성 기술을 개발하는 것이 매우 중요한 문제이다.
시정수가 작은 고성능의 다층 배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선 층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다. 금속 배선 층에서의 저항을 낮추기 위하여, 금속 배선 층을 형성하는 금속 재료로서 비저항이 낮은 금속, 예를 들면 구리(Cu)를 사용하는 연구가 현재 활발하게 진행되고 있다.
구리 배선은 사진 식각 방식에 의하여 직접 패터닝(patterning)하여 형성되는 것은 어렵다. 따라서, 구리 배선을 형성하기 위해서는 주로 다마신(damascene) 공정을 이용하고 있다. 다마신 공정은 층간 절연막을 먼저 형성하고 사진 식각 방식에 의해 층간 절연막에 비아홀(via hole) 및 트렌치(trench)를 형성한다. 이어서, 층간 절연막 상에 금속을 증착하고 비아홀 및 트렌치에 채워진 금속만 남기고, 나머지 금속은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정으로 제거하여 금속 배선을 형성하게 된다.
도 1은 종래 기술에 따른 반도체 소자의 금속 배선 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 하부 구리 배선(12)이 배치된다. 반도 체 기판(10) 전체 상부에 개구부가 패터닝된 식각 저지막(14) 및 저유전율막(16)이 배치된다. 저유전율막(16)은 실리콘 카본 하이드록사이드(SiCOH)를 사용하여 형성될 수 있다. 이때 저유전율막(16)과 식각 저지막(14) 사이에 초기 산화막(15)이 생성될 수 있다. 초기 산화막(15)은 실리콘 카본 하이드록사이드를 화학적 기상 증착(Chemical Vapor Deposition : CVD) 방식으로 형성하는 초기에 형성된다.
개구부의 측면 및 저유전율막(16)의 상부면의 프로파일(profile)을 따라 제 1 배리어 금속막(20)이 배치된다. 개구부의 하부면 및 제 1 배리어 금속막(20) 상에 제 2 배리어 금속막(24)이 배치된다. 전기 도금법으로 구리 시드 층(30)이 제 2 배리어 금속막(24) 상에 배치되게 된다. 개구부를 채우는 상부 구리 배선(40)이 배치된다.
도 2는 반도체 소자의 금속 배선 단면도인 도 1의 A 부분을 확대하여 나타낸 그림이다.
도 2를 참조하면, 개구부 형성 후, 개구부를 묽은 불산(dilute HF)으로 세정하는 공정에 의하여 저유전율막(16)의 초기 산화막(initial oxide layer, 15)에 언더컷(a)이 발생하게 된다. 이는 초기 산화막(15)이 식각 저지막(14) 및 저유전율막(16)에 비해 묽은 불산에 대한 식각 선택비가 높기 때문이다.
이러한 언더컷(a)에서는 제 1 배리어 금속막(20)의 증착이 잘 되지않아 제 1 배리어 금속막(20)이 끊어지는 현상이 발생할 수 있다. 이와 같은, 배리어 금속막의 끊어진 부위를 통하여 구리가 초기 산화막(15)으로 확산하여 유입되는 돌출 확산(out-diffusion)이 발생할 수 있다. 제 2 배리어 금속막(24)과 제 1 배리어 금속 막(20) 사이의 구리막(28)은 개구부 하부면에 형성된 제 1 배리어 금속막(20)을 스퍼터(sputter) 식각하는 과정에서 하부 구리 배선(12)가 리스퍼터링(resputtering)되어 형성된 구리막(28)이다.
이로 인해 반도체 소자의 구리 배선 사이에 누설전류(leakage current)가 발생하거나, 반도체 소자의 시간 의존성 절연 파괴(TDDB : Time Dependent Dielectric Breakdown)를 유발할 수 있게 된다. 이에 따라, 반도체 소자의 금속 배선의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 반도체 소자에서 발생할 수 있는 누설전류 증가 및 시간 의존성 절연 파괴를 방지함으로써, 신뢰성 있는 금속 배선 형성 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 금속 배선 형성 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판에 하부 구리 배선을 형성하고, 반도체 기판 전체 상부에 식각 정지막, 저유전율막 및 실리콘 산화막(SiO2)을 형성한다. 실리콘 산화막, 저유전율막을 식각하여 비아홀 및 트렌치를 형성한 후, 비아홀 및 트렌치의 내부면의 프로파일에 따라 제 1 배리어 금속막 및 제 2 배리어 금속막을 형성한다. 제 1 배리어 금속막은 티타늄 나이트라이드(TiN)를 화학적 기상 증착 방식으로 형성한다. 비아홀 하부면 상의 제 1 배리어 금속막 및 제 2 배리어 금속막을 식각한 후, 제 3 배리어 금속막을 형성한다. 비아홀 및 트렌치의 내부면에 구리 시드 층을 형성한 후, 구리 금속층을 채우고 화학적 기계적 연마를 하여 상부 구리 배선을 형성하여 반도체 소자의 금속 배선을 형성한다.
식각 정지막은 실리콘 카본 나이트라이드(SiCN)로 이루어질 수 있으며, 하부 구리 배선의 확산을 방지하기 위한 캐핑막(capping layer) 역할을 할 수도 있다. 저유전율막은 실리콘 카본 하이드록사이드로 이루어질 수 있다.
제 2 배리어 금속막은 탄탈륨 나이트라이드(TaN)를 이온화 물리적 기상 증착(ionized Physical Vapor Deposition) 방식으로 50Å~300Å의 두께로 형성될 수 있으며, 제 3 배리어 금속막은 탄탈륨(Ta)을 이온화 물리적 기상 증착 방식으로 50Å~300Å의 두께로 형성될 수 있다. 구리 시드 층은 이온화 물리적 기상 증착 방식으로 200Å~1,500Å의 두께로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막 및 층이 다른 막, 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막, 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막 및 층이 개재될 수도 있다.
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방 법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(110)에 하부 구리 배선(112)을 형성한다. 하부 구리 배선(112)은 차후에 형성될 상부 구리 배선(140)과 전기적으로 연결되기 위한 것이다.
반도체 기판(110) 전체 상부를 덮는 식각 저지막(114), 저유전율막(116) 및 실리콘 산화막(118)을 순차적으로 형성한다. 식각 저지막(114)은 실리콘 카본 나이트라이드(SiCN)로 형성할 수 있으며, 하부 구리 배선(112)의 확산을 막는 확산 방지막 역할을 할 수 있다. 저유전율막(116)은 실리콘 카본 하이드록사이드(SiCOH)로 형성할 수 있다.
도 3b를 참조하면, 실리콘 산화막(118) 및 저유전율막(116)을 포토레지스트로 패터닝하여 원하는 비아홀(119a) 및 트렌치(119b)를 형성한 후, 실리콘 산화막(118)을 제거한다. 실리콘 산화막(118)은 트렌치(119b)를 형성할 때, 하드 마스크(hard mask) 역할 및 저유전율막(116)과 포토레지스트와의 직접적인 접촉을 방지하는 역할을 할 수 있다. 저유전율막(116)과 식각 저지막(114) 사이의 초기 산화막(115)이 형성될 수 있다. 초기 산화막(115)은 실리콘 카본 하이드록사이드를 화학적 기상 증착 방식으로 형성하는 초기에 형성될 수 있다.
도 3c를 참조하면, 제 1 및 제 2 배리어 금속막(120 및 122)을 저유전율막(116)의 상부면 및 비아홀(119a)과 트렌치(119b)의 내부면의 프로파일에 따라 형성한다. 제 1 및 제 2 배리어 금속막(120 및 122)은 금속 배선 물질인 구리가 저유전율막(116)으로 확산하는 것을 방지하기 위한 것이다. 제 1 배리어 금속막(120)은 티타늄 나이트라이드를 화학적 기상 증착 방식으로 10Å~70Å의 두께로 형성할 수 있다. 제 1 배리어 금속막(120) 형성 후, 질소(N2) 플라즈마 처리를 수행한다. 이는 제 1 배리어 금속막 형성 공정 중에 포함될 수 있는 불순물 제거 및 티타늄 나이트라이드의 순도를 높여 배리어 특성을 향상시킬 수 있다. 제 2 배리어 금속막(122)은 탄탈륨 나이트라이드를 이온화 물리적 기상 증착 방식으로 50Å~300Å의 두께로 형성할 수 있다.
스퍼터 식각 공정으로 50Å~400Å의 두께로 식각하여 비아홀(119a) 하부면 상의 제 1 및 제 2 배리어 금속막(120 및 122)을 제거할 수 있다. 스퍼터 식각 공정은 동일 챔버(chamber) 또는 다른 챔버를 이용하여 실시할 수 있으며, 하부 구리 배선(112)과 상부 구리 배선(140) 사이의 접착력 증가 및 저항 감소를 위한 것일 수 있다.
도 3d를 참조하면, 비아홀(119a) 하부면 및 제 2 배리어 금속막(122) 상부에 제 3 배리어 금속막(124)을 형성한다. 제 3 배리어 금속막(124)은 탄탈륨을 이온화 물리적 기상 증착 방식으로 50Å~300Å의 두께로 형성할 수 있다.
구리 금속 배선은 다마신 방식으로 형성되기 때문에, 구리층을 형성하기 이전에 구리 시드 층(130)을 먼저 형성한다. 구리 시드 층(130)은 이온화 물리적 기상 증착 방식으로 200Å~1,500Å의 두께로 형성할 수 있다. 추후 공정으로 구리층 형성 및 화학적 기계적 연마 공정을 실시하여 상부 구리 배선(140)을 형성할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 단면도인 도 3d의 B 부분을 확대하여 나타낸 그림이다.
도 4를 참조하면, 비아홀(119a) 및 트렌치(119b) 형성 후, 비아홀(119a) 및 트렌치(119b)를 묽은 불산으로 세정하는 공정에 의하여 저유전율막(116)의 초기 산화막(115)에 언더컷(b)이 발생하게 된다. 이는 초기 산화막(115)이 식각 저지막(114) 및 저유전율막(116)에 비해 묽은 불산에 대한 식각 선택비가 높기 때문이다.
이러한 언더컷(b)에서도 제 1 배리어 금속막(120)이 균일한 두께를 가지도록, 우수한 배리어 특성을 보이는 티타늄 나이트라이드를 화학적 기상 증착 방식으로 형성함으로써, 구리의 확산을 방지할 수 있다. 또한, 비아홀(119a) 및 트렌치(119b)의 측벽에서는 티타늄 나이트라이드/탄탈륨 나이트라이드 이중막 구조가 형성됨에 따라, 더욱 우수한 배리어 특성을 얻을 수 있다. 화확적 기상 증착 방식은 스텝 커버리지(step coverage)가 우수하기 때문이다.
제 3 배리어 금속막(124)과 제 2 배리어 금속막(122) 사이의 구리막(128)은 비아홀(119a) 하부면에 형성된 제 1 및 제 2 배리어 금속막(120 및 122)을 스퍼터 식각하는 과정에서 하부 구리 배선(112)가 리스퍼터링되어 형성된 구리막(28)이다.
제 1 배리어 금속막(120)이 언더컷(b)에서 구리가 초기 산화막(115)으로 확산하는 것을 방지할 수 있음으로써, 돌출 확산이 발생하지 않게 된다. 따라서, 반도체 소자의 구리 배선 사이에서 발생하는 누설전류 및 반도체 소자의 시간 의존성 절연 파괴를 방지할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 소자의 금속 배선을 형성할 수 있다.
상술한 것과 같이, 본 발명에 따르면 구리와 저유전율막 물질을 사용하는 금속 배선에서 발생할 수 있는 누설전류를 방지할 수 있다. 이에 따라, 신뢰성 저하 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공할 수 있다.

Claims (10)

  1. 반도체 기판에 하부 구리 배선을 형성하는 단계;
    상기 반도체 기판 전체 상부에 식각 정지막, 저유전율막 및 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막, 저유전율막 및 식각 정지막을 식각하여 비아홀 및 트렌치를 형성하는 단계;
    상기 비아홀 및 상기 트렌치의 내부면의 프로파일에 따라 제 1 및 제 2 배리어 금속막을 형성하는 단계;
    상기 비아홀 하부면 상의 상기 제 2 배리어 금속막 및 상기 제 1 배리어 금속막을 식각하는 단계;
    상기 비아홀 하부면 및 제 2 배리어 금속막 상에 제 3 배리어 금속막을 형성하는 단계;
    상기 비아홀 및 상기 트렌치의 내부면에 구리 시드 층을 형성하는 단계; 및
    상기 구리 시드 층 상에 구리 금속층을 형성하고 화학적 기계적 연마 공정으로 평탄화하여 상부 구리 배선을 형성하는 단계를 포함하되, 상기 제 1 배리어 금속막은 티타늄 나이트라이드를 화학적 기상 증착 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 식각 정지막은 상기 하부 구리 배선의 확산을 방지하기 위한 확산 방지막 역할을 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2항에 있어서,
    상기 식각 정지막은 실리콘 카본 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 저유전율막은 실리콘 카본 하이드록사이드로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1항에 있어서,
    상기 제 1 배리어 금속막 형성 후, 질소 플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1항에 있어서,
    상기 제 2 배리어 금속막은 탄탈륨 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 6항에 있어서,
    상기 탄탈륨 나이트라이드는 이온화 물리적 기상 증착 방식으로 50Å~300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1항에 있어서,
    상기 제 3 배리어 금속막은 탄탈륨으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 8항에 있어서,
    상기 탄탈륨은 이온화 물리적 기상 증착 방식으로 50Å~300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1항에 있어서,
    상기 구리 시드 층은 이온화 물리적 기상 증착 방식으로 200Å~1,500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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