KR20060120989A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명의 사상은 하부금속배선이 형성된 반도체 기판 상에 제1 식각 정지막, 제1 층간 절연막, 제2 식각 정지막, 제2 층간절연막 및 하드마스크를 순차적으로 형성하고, 상기 제1 식각정지막이 노출될 때까지 상기 하드마스크, 제2 층간절연막, 식각 정지막, 제1 층간절연막을 패터닝하여, 비아홀 및 금속배선 트렌치를 형성하는 단계, 상기 비아홀 및 금속배선 트렌치가 형성된 결과물 상에 이온층 및 장벽 금속층을 형성하는 단계, 상기 결과물 전면에 식각공정을 수행하여, 상기 제1 식각 정지막을 제거하여 하부금속배선을 노출하고, 상기 비아홀 및 금속배선 트렌치의 측벽에 상기 장벽 금속층을 소정 두께 잔존하도록 하는 단계 및 상기 형성된 비아홀 및 금속배선 트렌치 내부에만 구리막이 형성되도록 하여, 금속콘택플러그 및 상부금속배선을 형성하는 단계를 포함한다.
구리, 금속배선

Description

반도체 소자의 금속배선 형성방법{method of forming a metal line in semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
18: 하부금속배선 32: 상부금속배선
20: 34: 금속캡핑막
16, 30: 확산방지막
14, 28: 하드마스크막
12, 22, 26: 층간 절연막
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 다마신(damascene)공정을 통해 형성하는 금속배선에는 텅스텐막을 주로 사용하였는데, 소자가 점차적으로 고집적화 및 고밀도화됨에 따라 층간 절연막으로 저유전막질을 사용하고, 저항이 작은 구리를 사용한다.
상기 금속배선으로 구리물질을 사용하게 되면, 구리의 산화, 오염 및 확산되는 문제가 발생한다.
따라서 구리배선의 상기 현상들이 발생하게 되면, 금속배선 저항의 증가를 가져오고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 증가시킬 수 있게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선으로 구리물질을 사용함으로써 발생되는 구리의 산화, 오염 및 확산등의 문제를 해결할 수 있도록 하여, 금속배선 저항의 감소를 가져오고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 하부금속배선이 형성된 반도체 기판 상에 제1 식각 정지막, 제1 층간 절연막, 제2 식각 정지막, 제2 층간절연 막 및 하드마스크를 순차적으로 형성하고, 상기 제1 식각정지막이 노출될 때까지 상기 하드마스크, 제2 층간절연막, 식각 정지막, 제1 층간절연막을 패터닝하여, 비아홀 및 금속배선 트렌치를 형성하는 단계, 상기 비아홀 및 금속배선 트렌치가 형성된 결과물 상에 이온층 및 장벽 금속층을 형성하는 단계, 상기 결과물 전면에 식각공정을 수행하여, 상기 제1 식각 정지막을 제거하여 하부금속배선을 노출하고, 상기 비아홀 및 금속배선 트렌치의 측벽에 상기 장벽 금속층을 소정 두께 잔존하도록 하는 단계 및 상기 형성된 비아홀 및 금속배선 트렌치 내부에만 구리막이 형성되도록 하여, 금속콘택플러그 및 상부금속배선을 형성하는 단계를 포함한다.
상기 제1 또는 제2 층간절연막은 저유전막인 BCB(benzo cyclobutene)막으로 형성된다.
상기 제1 , 제2 식각 정지막 또는 하드마스크는 SiCN막으로 형성된다.
상기 상부금속배선 트렌치 및 비아홀은 듀얼 다마신 공정으로 형성된다.
상기 이온층은 Pd이온을 가지고 스퍼터링 방식을 통해 형성된다.
상기 구리막은 전기 도금법으로 형성된다.
상기 금속배선 트렌치 및 비아홀이 형성된 후, 상기 결과물 전면에 O2 플라즈마공정을 수행하는 단계가 더 포함다.
상기 장벽 금속막은 TaN막으로 형성된다.
상기 제1 또는 제2 층간 절연막을 형성한 후, He 플라즈마 공정을 수행하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막인 저유전막(12) 및 제1 하드마스크인 SiCN막(14)을 순차적으로 형성한다. 이어서, 상기 하드마스크(14)상의 소정영역에 하부 금속배선을 정의하는 포토레지스트 패턴을 형성하고, 상기 패턴을 식각 마스크로 하드마스크 및 제1 층간 절연막에 식각공정을 수행하여 트렌치를 형성한다. 이어서, 상기 패턴을 제거한다.
이어서, 상기 결과물의 트렌치 측벽에 Pd이온을 스퍼터링 방식으로 얇게 증착하고, 제1 장벽금속막인 TaN막(16)을 형성한다.
이어서, 상기 장벽금속막(16)이 형성된 트렌치에 CVD 또는 PVD방식으로 구리 시드막(미도시)을 형성하고, 전기 도금(electro plating)법으로 구리막을 형성한다.
이어서, 상기 하드마스크(14)가 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 상기 형성된 트렌치 내부에만 구리막이 형성됨으로써, 하부금속배선(18)을 형성한다.
상기 CMP 공정시 상기 하드마스크(14)가 소정 두께 제거된다.
도 2를 참조하면, 상기 결과물 전면에 제1 식각정지막인 SiCN막(20), 제2 층간절연막인 저유전막(22), 제2 식각정지막인 SiCN막(24), 제3 층간절연막인 저유전막(26) 및 하드마스크인 SiCN막(28)을 순차적으로 형성한다.
상기 제2 및 제3 층간절연막으로 저유전막인 BCB(benzo cyclobutene)막을 형성하는 데, 상기 BCB막을 층간절연막으로 형성하게 되면, 금속배선 커패시터값을 감소시킬 수 있게 된다.
상기 BCB막을 형성한 후, He 플라즈마 공정을 수행하는 데, 이는 후속으로 진행될 식각공정을 위해 BCB막의 밀도(density)를 높여주게 된다.
이어서, 상기 하드마스크(28)상의 소정영역에 상부금속배선을 정의하는 포토레지스트 패턴을 형성하고, 상기 패턴을 식각마스크로 식각공정을 수행하여 상부금속배선 트렌치 및 비아홀을 형성한다.
상기 상부금속배선 트렌치 및 비아홀은 듀얼 다마신 공정을 통해 형성한다.
상기 상부금속배선 트렌치 및 비아홀을 형성하는 식각 공정은 제1 식각 정지막(20)이 노출될 때까지 진행한다.
상기 형성된 상부금속배선 트렌치 및 비아홀이 형성된 결과물에 O2 플라즈마공정을 이용하여 전처리 공정을 수행한다.
상기 트렌치 및 비아홀 형성 공정 후 수행되는 상기 전처리 공정은, 상기 트렌치 및 비아홀 형성 공정시 발생된 측벽 손상을 최소화하게 된다.
이어서, 상기 패턴을 제거하고, 상기 결과물의 트렌치 및 비아홀 측벽에 스퍼터링 방식으로 Pd 이온층을 얇게 형성하고, 제2 장벽 금속막인 TaN막(30a)을 형성한다.
상기 Pd 이온층(미도시)은 상부에 증착되는 장벽 금속층(30a)과의 증착력을 향상시켜 후속 식각공정 중 발생하는 로스를 최소화시킬 수 있도록 하여, 원하는 측벽 두께를 확보하게 할 수 있게 한다.
도 3을 참조하면, 상기 장벽 금속막(30a)이 형성된 트렌치 및 비아홀에 식각공정을 수행하여, 장벽 금속막(30a)을 소정 두께 제거하여 트렌치 및 비아홀의 측벽에만 형성되도록 하고(30b), 상기 노출된 제1 식각 정지막(20)을 제거하여 하부금속배선(18)을 노출한다.
도 4를 참조하면, 상기 하부금속배선(18)이 노출된 결과물 전면에 구리 시드막(미도시)을 형성하고, 전기 도금법으로 구리막을 형성한다.
이어서, 상기 하드마스크(28)가 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 상기 형성된 트렌치 및 비아홀 내부에만 구리막이 형성됨으로써, 금속콘택플러그 및 상부금속배선(32)을 형성함으로써, 본 공정을 완료한다.
본 발명에 의하면, 상기 트렌치 및 비아홀 형성을 위한 식각 공정시 하부금속배선이 노출되지 않도록 하고, Pd 이온층의 증착을 통해 상기 이온층 상부에 증착되는 장벽 금속층과의 증착력을 향상시키도록 함으로써, 금속배선의 형성물질인 구리물질의 단점으로 지적되는 산화, 오염 및 확산의 문제를 막을 수 있게 된다. 따라서 구리배선의 상기 현상들이 방지됨으로써, 금속배선 저항의 증가를 최소화하고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있게 된다.
또한, 본 발명에 의하면, 상기 층간절연막으로 저유전막인 BCB (benzo cyclobutene)막을 형성함으로써, 금속배선 커패시터값을 감소시킬 수 있게 되어 RC 딜레이를 줄여 전력소비를 줄일 수 있게 된다.
또한 본 발명에 의하면, 상기 트렌치 및 비아홀 형성 공정 후 수행되는 상기 에싱 처리는, 상기 트렌치 및 비아홀 형성 공정시 발생된 측벽 손상을 최소화하게 된다.
이로써, 상기 구리금속배선과 저유전 물질을 통해 금속배선 형성공정을 통해 RC 딜레이를 줄일 수 있어 전력소비를 줄일 수 있게 되고, 전자이동도 페일을 감소시킬 수 있어 높은 비아 신뢰도(reliability)를 얻을 수 있고, 장벽 금속막과 구리간의 헤테로 인터페이스(hetero-interface)를 없애는 효과로 인해 비아 바텀에서 구리배선까지의 연결 관계를 개선시키는 효과가 있다.
또한, 소자의 우수한 TDDB(time dependent dielectric breakdown) 특성을 얻게 됨으로써, 누설전류와 같은 비정상적 특성을 줄일 수 있게 되고, RC 딜레이를 줄이는 효과와 함께 고속 동작 소자 구현 및 후속 패키지등의 공정 진행에 있어 신뢰성 확보가 용이하게 되는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 트렌치 및 비아홀 형성을 위한 식각 공정시 하부금속배선이 노출되지 않도록 하고, Pd 이온층의 증착을 통해 상기 이온층 상부에 증착되는 장벽 금속층과의 증착력을 향상시키도록 함으로써, 금속배선의 형성물질인 구리물질의 단점으로 지적되는 산화, 오염 및 확산의 문제를 막을 수 있게 된다. 따라서 구리배선의 상기 현상들이 방지됨으로써, 금속배선 저항의 증가를 최소화하고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 상기 층간절연막으로 저유전막인 BCB (benzo cyclobutene)막을 형성함으로써, 금속배선 커패시터값을 감소시킬 수 있게 되어 RC 딜레이를 줄여 전력소비를 줄일 수 있게 되는 효과가 있다.
또한 본 발명에 의하면, 상기 트렌치 및 비아홀 형성 공정 후 수행되는 상기 에싱 처리는, 상기 트렌치 및 비아홀 형성 공정시 발생된 측벽 손상을 최소화하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당 업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (9)

  1. 하부금속배선이 형성된 반도체 기판 상에 제1 식각 정지막, 제1 층간 절연막, 제2 식각 정지막, 제2 층간절연막 및 하드마스크를 순차적으로 형성하고, 상기 제1 식각정지막이 노출될 때까지 상기 하드마스크, 제2 층간절연막, 식각 정지막, 제1 층간절연막을 패터닝하여, 비아홀 및 금속배선 트렌치를 형성하는 단계;
    상기 비아홀 및 금속배선 트렌치가 형성된 결과물 상에 이온층 및 장벽 금속층을 형성하는 단계;
    상기 결과물 전면에 식각공정을 수행하여, 상기 제1 식각 정지막을 제거하여 하부금속배선을 노출하고, 상기 비아홀 및 금속배선 트렌치의 측벽에 상기 장벽 금속층을 소정 두께 잔존하도록 하는 단계; 및
    상기 형성된 비아홀 및 금속배선 트렌치 내부에만 구리막이 형성되도록 하여, 금속콘택플러그 및 상부금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 제1 또는 제2 층간절연막은
    저유전막인 BCB(benzo cyclobutene)막으로 형성되는 반도체 소자의 금속배선 형성방법.
  3. 제1 항에 있어서, 상기 제1 , 제2 식각 정지막 또는 하드마스크는
    SiCN막으로 형성되는 반도체 소자의 금속배선 형성방법.
  4. 제1 항에 있어서, 상기 상부금속배선 트렌치 및 비아홀은
    듀얼 다마신 공정으로 형성되는 반도체 소자의 금속배선 형성방법.
  5. 제 1항에 있어서, 상기 이온층은
    Pd이온을 가지고 스퍼터링 방식을 통해 형성되는 반도체 소자의 금속배선 형성방법.
  6. 제1 항에 있어서, 상기 구리막은
    전기 도금법으로 형성되는 반도체 소자의 금속배선 형성방법.
  7. 제1 항에 있어서, 상기 금속배선 트렌치 및 비아홀이 형성된 후,
    상기 결과물 전면에 O2 플라즈마공정을 수행하는 단계가 더 포함되는 반도체 소자의 금속배선 형성방법.
  8. 제1 항에 있어서, 상기 장벽 금속막은
    TaN막으로 형성되는 반도체 소자의 금속배선 형성방법.
  9. 제2 항에 있어서, 상기 제1 또는 제2 층간 절연막을 형성한 후,
    He 플라즈마 공정을 수행하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
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