KR100525906B1 - 반도체 소자의 구리 배선 형성방법 - Google Patents
반도체 소자의 구리 배선 형성방법 Download PDFInfo
- Publication number
- KR100525906B1 KR100525906B1 KR10-2002-0040049A KR20020040049A KR100525906B1 KR 100525906 B1 KR100525906 B1 KR 100525906B1 KR 20020040049 A KR20020040049 A KR 20020040049A KR 100525906 B1 KR100525906 B1 KR 100525906B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- copper
- layer
- damascene pattern
- cvd
- Prior art date
Links
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 122
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 122
- 239000010949 copper Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 239000000126 substance Substances 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 127
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 23
- 238000005240 physical vapour deposition Methods 0.000 claims description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 238000007517 polishing process Methods 0.000 claims description 10
- 238000009713 electroplating Methods 0.000 claims description 8
- 238000007772 electroless plating Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims 1
- 238000001953 recrystallisation Methods 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 27
- 239000000463 material Substances 0.000 description 7
- 210000001747 pupil Anatomy 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000779 smoke Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 다마신 패턴이 충분히 매립되도록 구리층을 형성하고, 구리층을 화학적 기계적 연마 공정으로 연마하여 다마신 패턴 내에 구리 배선을 형성함에 있어, 구리층의 불안정성을 제거하기 위하여 열처리 공정을 실시하게 되는데, 구리층을 형성한 후에 바로 열처리하지 않고, 화학적 기계적 연마 공정 후에 열처리 공정을 실시하거나 후속 절연층 증착시에 절연층 증착 장비에서 열처리 공정을 실시하므로써, 열처리 공정시에 구리의 재결정화로 발생되는 구리층의 스트레스를 최소화하여 비아홀 내에 동공이 형성되는 등의 불량요인을 제거할 수 있는 반도체 소자의 구리 배선 형성방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 특히 구리층의 열처리시에 구리의 재결정화로 발생되는 구리층의 스트레스를 최소화하여 비아홀 내에 동공이 형성되는 것을 방지할 수 있는 반도체 소자의 구리 배선 형성방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
현재, 사용이 가능한 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립 특성이 비교적 양호한 전해 도금법과 화학기상증착법이다.
반도체 소자의 구리 배선 형성 공정에 하부층과 전기적으로 연결하기 위한 비아 콘택홀 및 금속 배선이 위치되는 트렌치를 동시에 형성시키는 다마신 기법이 널리 적용되고 있으며, 다마신 패턴이 형성될 금속 층간 절연막은 유전율이 낮은 저유전 절연물질을 사용하고 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자의 전체 구성 요소 중 일부가 형성된 기판(10)이 제공되고, 기판(10) 상부에 하부 금속 배선(11)을 형성한다. 하부 금속 배선(11) 상에 구리 확산 방지 절연막(12), 비아 절연막(13), 트렌치 에치 스톱 절연막(14), 트렌치 절연막(15) 및 캡핑 절연막(16)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 다마신 기법으로 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴을 형성하고, 다마신 패턴을 포함한 금속 층간 절연막의 표면을 따라 확산 방지 도전층(17) 및 구리 시드층(18)을 형성한다. 이후, 상기 언급한 여러 가지 구리 매립 방법으로 다마신 패턴이 충분히 매립되도록 금속 층간 절연막 상에 구리층(19)을 형성한다.
상기에서, 하부 금속 배선(11)은 반도체 소자의 금속 배선 재료로 사용되는 모든 물질로 형성할 수 있다. 구리 확산 방지 절연막(12), 트렌치 에치 스톱 절연막(14) 및 캡핑 절연막(16)은 주로 질화물 계통의 절연물질로 형성한다. 비아 절연막(13) 및 트렌치 절연막은 주로 산화물 계통의 절연물질 특히 유전율이 낮은 저유전 절연물질로 형성한다. 확산 방지 도전층(17)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다.
도 1b를 참조하면, 구리층(19)의 불안정성을 제거하기 위하여 상압 또는 저압 열처리 공정을 실시하고, 열처리 공정 동안에 구리층(19)에 재결정화가 일어나 구리층(19)의 구조가 안정화되고 결정입이 커진 구리층(190)으로 된다.
도 1c를 참조하면, 화학적 기계적 연막 공정을 캡핑 절연막(16)이 노출될 때까지 실시하여 다마신 패턴 내에 열처리된 구리층(190)을 남기므로, 하부 금속 배선(11)과 연결된 구리 배선이 형성된다.
상기한 종래 구리 배선 형성방법은, 도 1b에 도시된 바와 같이, 다마신 패턴을 포함한 전체 구조상에 구리층(19)이 두껍게 형성된 상태에서 열처리 공정을 실시한다. 그런데, 구리층(19)은 열처리 공정 동안에 구리층(19)의 상부에서부터 재결정화가 일어나면서 실제 배선이 형성되는 트렌치 부위 그리고 하부 금속 배선(11)과 연결되는 비아홀 순으로 재결정화 된다. 이러한 재결정화는 모든 구리층이 연결되어 있고, 제일 늦게 재결정화가 이루어지는 비아홀 부위에서 구리층(19)의 스트레스가 제일 많아 확산 방지 도전층(17)과 구리층(19) 사이의 접합력이 한계에 이르게 되고, 결국 비아홀 내에 동공(void; 100) 생기게 된다. 금속 층간 절연막으로 초저유전율 절연물질을 사용할 경우 구리층과 절연막과의 열팽창 계수가 더욱 커져 동공(100)은 더욱 커지게 된다. 비아홀 내에 생긴 이러한 동공(100)은 소자 특성에 치명적인 영향을 주어 소자의 신뢰성 및 수율 저하를 초래하게 된다.
따라서, 본 발명은 구리층의 열처리시에 구리의 재결정화로 발생되는 구리층의 스트레스를 최소화하여 비아홀 내에 동공이 형성되는 것을 방지할 수 있는 반도체 소자의 구리 배선 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성방법은 금속 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 상기 금속 층간 절연막의 표면을 따라 확산 방지 도전층 및 구리 시드층을 형성하는 단계; 상기 구리 시드층이 형성된 상기 다마신 패턴이 충분히 매립되도록 상기 금속 층간 절연막 상에 구리층을 형성하는 단계; 화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 상기 구리층을 남기는 단계; 및 상기 다마신 패턴 내에 남겨진 상기 구리층을 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성방법은 금속 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 상기 금속 층간 절연막의 표면을 따라 확산 방지 도전층 및 구리 시드층을 형성하는 단계; 상기 구리 시드층이 형성된 상기 다마신 패턴이 충분히 매립되도록 상기 금속 층간 절연막 상에 구리층을 형성하는 단계; 화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 상기 구리층을 남기는 단계; 및 상기 연마 공정이 진행된 구리층을 절연층 증착 장비에서 절연층 증착 전, 증착 중 또는 증착 후에 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자의 전체 구성 요소 중 일부가 형성된 기판(20)이 제공되고, 기판(20) 상부에 하부 금속 배선(21)을 형성한다. 하부 금속 배선(21) 상에 구리 확산 방지 절연막(22), 비아 절연막(23), 트렌치 에치 스톱 절연막(24), 트렌치 절연막(25) 및 캡핑 절연막(26)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 다마신 기법으로 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴을 형성하고, 다마신 패턴을 포함한 금속 층간 절연막의 표면을 따라 확산 방지 도전층(27) 및 구리 시드층(28)을 형성한다. 이후, 구리 매립 방법으로 다마신 패턴이 충분히 매립되도록 금속 층간 절연막 상에 구리층(29)을 형성한다.
상기에서, 하부 금속 배선(21)은 반도체 소자의 금속 배선 재료로 사용되는 모든 물질로 형성할 수 있다. 구리 확산 방지 절연막(22), 트렌치 에치 스톱 절연막(24) 및 캡핑 절연막(26)은 주로 질화물 계통의 절연물질로 형성한다. 비아 절연막(23) 및 트렌치 절연막은 주로 산화물 계통의 절연물질 특히 유전율이 낮은 저유전 절연물질로 형성한다. 확산 방지 도전층(27)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다. 구리 매립 방법은 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립 특성이 비교적 양호한 전해 도금법과 화학기상증착법이다.
도 2b를 참조하면, 화학적 기계적 연막 공정을 캡핑 절연막(26)이 노출될 때까지 실시하여 다마신 패턴 내에 구리층(29)을 남긴다. 화학적 기계적 연마 공정은 구리층(29) 형성으로부터 12시간 이내에 실시한다.
도 2c를 참조하면, 다마신 패턴 내에 남겨진 구리층(29)의 불안정성을 제거하기 위하여 열처리 공정을 실시하고, 열처리 공정 동안에 구리층(29)에 재결정화가 일어나 구리층(29)의 구조가 안정화되고 결정입이 커진 구리층(290)으로 되어, 하부 금속 배선(21)과 연결된 구리 배선이 완성된다.
상기에서, 열처리 공정은 압력을 1 내지 1000기압으로 하고, 온도를 100 내지 450℃로 하고, 분위기를 수소 환원성 분위기로 하고, 열처리 시간을 30 내지 180분으로 한다.
상기한 본 발명의 제 1 실시예에 따른 구리 배선 형성방법은, 도 2c에 도시된 바와 같이, 다마신 패턴에만 구리층(29)이 형성된 상태에서 열처리 공정을 실시하므로, 종래와 비교할 때 구리층(29)의 두께가 얇고 고립된 상태여서 비아홀 내부의 구리층(29)이 받는 스트레스는 급격하게 줄어들게 된다. 따라서, 종래와 같은 동공이 비아홀 내부에 발생되지 않는다.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 소자의 전체 구성 요소 중 일부가 형성된 기판(30)이 제공되고, 기판(30) 상부에 하부 금속 배선(31)을 형성한다. 하부 금속 배선(31) 상에 구리 확산 방지 절연막(32), 비아 절연막(33), 트렌치 에치 스톱 절연막(34), 트렌치 절연막(35) 및 캡핑 절연막(36)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 다마신 기법으로 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴을 형성하고, 다마신 패턴을 포함한 금속 층간 절연막의 표면을 따라 확산 방지 도전층(37) 및 구리 시드층(38)을 형성한다. 이후, 구리 매립 방법으로 다마신 패턴이 충분히 매립되도록 금속 층간 절연막 상에 구리층(39)을 형성한다.
상기에서, 하부 금속 배선(31)은 반도체 소자의 금속 배선 재료로 사용되는 모든 물질로 형성할 수 있다. 구리 확산 방지 절연막(32), 트렌치 에치 스톱 절연막(34) 및 캡핑 절연막(36)은 주로 질화물 계통의 절연물질로 형성한다. 비아 절연막(33) 및 트렌치 절연막은 주로 산화물 계통의 절연물질 특히 유전율이 낮은 저유전 절연물질로 형성한다. 확산 방지 도전층(37)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성한다. 구리 매립 방법은 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립 특성이 비교적 양호한 전해 도금법과 화학기상증착법이다.
도 3b를 참조하면, 화학적 기계적 연막 공정을 캡핑 절연막(36)이 노출될 때까지 실시하여 다마신 패턴 내에 구리층(39)을 남긴다. 화학적 기계적 연마 공정은 구리층(39) 형성으로부터 12시간 이내에 실시한다.
도 3c를 참조하면, 후속 공정을 진행하기 위하여 연마 공정이 진행된 구리층(39)을 포함한 전체 구조상에 절연층(30)을 형성하고, 절연층(30) 증착 장비에서 다마신 패턴 내에 남겨진 구리층(39)의 불안정성을 제거하기 위하여 열처리 공정을 실시하고, 열처리 공정 동안에 구리층(39)에 재결정화가 일어나 구리층(39)의 구조가 안정화되고 결정입이 커진 구리층(390)으로 되어, 하부 금속 배선(31)과 연결된 구리 배선이 완성된다.
상기에서, 열처리 공정은 절연층(30)을 증착하기 전, 증착하는 동안 또는 증착 후에 증착 장비 내에서 챔버의 진공 파괴 없이, 온도를 100 내지 450℃로 하고, 분위기를 수소 환원성 분위기로 하고, 열처리 시간을 10초 내지 5분으로 한다.
상기한 본 발명의 제 2 실시예에 따른 구리 배선 형성방법은, 도 3c에 도시된 바와 같이, 다마신 패턴에만 구리층(39)이 형성된 상태에서 열처리 공정을 실시하므로, 종래와 비교할 때 구리층(39)의 두께가 얇고 고립된 상태여서 비아홀 내부의 구리층(39)이 받는 스트레스는 급격하게 줄어들게 된다. 따라서, 종래와 같은 동공이 비아홀 내부에 발생되지 않는다.
상술한 바와 같이, 본 발명은 구리층을 웨이퍼 전면에 증착한 상태에서 열처리를 실시하지 않고, 화학적 기계적 연마 공정으로 구리층을 연마하여 다마신 패턴 내에만 구리층을 남긴 상태에서 열처리를 실시하므로, 배선 트렌치와 비아홀 내에 존재하는 구리층이 열처리 공정 중에 받는 스트레스는 급격하게 줄어들어 비아홀 내부에 동공 형성이 줄어들게 되고, 또한 불필요한 구리층의 제거로 열처리 효과가 트렌치 표면에서 부터 시작하여 비아홀 내로 일어나기 때문에 열처리 효율을 증대시킬 수 있어, 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 30: 기판 11, 21, 31: 하부 금속 배선
12, 22, 32: 구리 확산 방지 절연막 13, 23, 33: 비아 절연막
14, 24, 34: 트렌치 에치 스톱 절연막
15, 25, 35: 트렌치 절연막 16, 26, 36: 캡핑 절연막
17, 27, 37: 확산 방지 도전층 18, 28, 38: 구리 시드층
19, 29, 39: 구리층 190, 290, 390: 열처리된 구리층
100: 동공 300: 절연층
Claims (16)
- 금속 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계;상기 다마신 패턴을 포함한 상기 금속 층간 절연막의 표면을 따라 확산 방지 도전층 및 구리 시드층을 형성하는 단계;상기 구리 시드층이 형성된 상기 다마신 패턴이 충분히 매립되도록 상기 금속 층간 절연막 상에 구리층을 형성하는 단계;화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 상기 구리층을 남기는 단계; 및열처리 공정으로 상기 다마신 패턴 내에 남겨진 상기 구리층을 재결정화하는 단계를 포함하는 반도체 소자의 구리 배선 형성방법.
- 제 1 항에 있어서,상기 금속 층간 절연막은 구리 확산 방지 절연막, 비아 절연막, 트렌치 에치 스톱 절연막, 트렌치 절연막 및 캡핑 절연막이 적층되어 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 2 항에 있어서,상기 구리 확산 방지 절연막, 상기 트렌치 에치 스톱 절연막 및 상기 캡핑 절연막은 질화물 계통의 절연물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 2 항에 있어서,상기 비아 절연막 및 상기 트렌치 절연막은 산화물 계통의 절연물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 1 항에 있어서,상기 확산 방지 도전층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 1 항에 있어서,상기 구리층은 물리기상증착법/리플로우, 화학기상증착법, 전해 도금법, 무전해 도금법중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마 공정은 상기 구리층 형성으로부터 12시간 이내에 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 1 항에 있어서,상기 열처리 공정은 압력을 1 내지 1000기압으로 하고, 온도를 100 내지 450℃로 하고, 분위기를 수소 환원성 분위기로 하고, 열처리 시간을 30 내지 180분으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 금속 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계;상기 다마신 패턴을 포함한 상기 금속 층간 절연막의 표면을 따라 확산 방지 도전층 및 구리 시드층을 형성하는 단계;상기 구리 시드층이 형성된 상기 다마신 패턴이 충분히 매립되도록 상기 금속 층간 절연막 상에 구리층을 형성하는 단계;화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 상기 구리층을 남기는 단계; 및상기 연마 공정이 진행된 구리층을 절연층 증착 장비에서 절연층 증착 전, 증착 중 또는 증착 후에 열처리 공정을 실시하여 상기 구리층을 재결정화하는 단계를 포함하는 반도체 소자의 구리 배선 형성방법.
- 제 9 항에 있어서,상기 금속 층간 절연막은 구리 확산 방지 절연막, 비아 절연막, 트렌치 에치 스톱 절연막, 트렌치 절연막 및 캡핑 절연막이 적층되어 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 10 항에 있어서,상기 구리 확산 방지 절연막, 상기 트렌치 에치 스톱 절연막 및 상기 캡핑 절연막은 질화물 계통의 절연물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 10 항에 있어서,상기 비아 절연막 및 상기 트렌치 절연막은 산화물 계통의 절연물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 9 항에 있어서,상기 확산 방지 도전층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 9 항에 있어서,상기 구리층은 물리기상증착법/리플로우, 화학기상증착법, 전해 도금법, 무전해 도금법중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 9 항에 있어서,상기 화학적 기계적 연마 공정은 상기 구리층 형성으로부터 12시간 이내에 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
- 제 9 항에 있어서,상기 열처리 공정은 상기 증착 장비에서 진공 파괴 없이, 온도를 100 내지 450℃로 하고, 분위기를 수소 환원성 분위기로 하고, 열처리 시간을 10 초 내지 5분으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040049A KR100525906B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체 소자의 구리 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040049A KR100525906B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체 소자의 구리 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040005473A KR20040005473A (ko) | 2004-01-16 |
| KR100525906B1 true KR100525906B1 (ko) | 2005-11-02 |
Family
ID=37315789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0040049A KR100525906B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체 소자의 구리 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100525906B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9076849B2 (en) | 2012-12-06 | 2015-07-07 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101107746B1 (ko) * | 2005-05-23 | 2012-01-20 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147000A (en) * | 1998-08-11 | 2000-11-14 | Advanced Micro Devices, Inc. | Method for forming low dielectric passivation of copper interconnects |
| US6346745B1 (en) * | 1998-12-04 | 2002-02-12 | Advanced Micro Devices, Inc. | Cu-A1 combined interconnect system |
| US6391777B1 (en) * | 2001-05-02 | 2002-05-21 | Taiwan Semiconductor Manufacturing Company | Two-stage Cu anneal to improve Cu damascene process |
| KR20040000704A (ko) * | 2002-06-25 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
-
2002
- 2002-07-10 KR KR10-2002-0040049A patent/KR100525906B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147000A (en) * | 1998-08-11 | 2000-11-14 | Advanced Micro Devices, Inc. | Method for forming low dielectric passivation of copper interconnects |
| US6346745B1 (en) * | 1998-12-04 | 2002-02-12 | Advanced Micro Devices, Inc. | Cu-A1 combined interconnect system |
| US6391777B1 (en) * | 2001-05-02 | 2002-05-21 | Taiwan Semiconductor Manufacturing Company | Two-stage Cu anneal to improve Cu damascene process |
| KR20040000704A (ko) * | 2002-06-25 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9076849B2 (en) | 2012-12-06 | 2015-07-07 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9543250B2 (en) | 2012-12-06 | 2017-01-10 | Samsung Electronics Co., Ltd. | Semiconductor devices including through-silicon via |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040005473A (ko) | 2004-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6426289B1 (en) | Method of fabricating a barrier layer associated with a conductor layer in damascene structures | |
| US6764951B1 (en) | Method for forming nitride capped Cu lines with reduced hillock formation | |
| JP2003273209A (ja) | 半導体装置の製造方法 | |
| WO2003007368A2 (en) | Method of forming nitride capped cu lines with reduced electromigration along the cu/nitride interface | |
| KR100546209B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| JP4676350B2 (ja) | 半導体装置およびその製造方法 | |
| US7199043B2 (en) | Method of forming copper wiring in semiconductor device | |
| KR100525906B1 (ko) | 반도체 소자의 구리 배선 형성방법 | |
| KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100701673B1 (ko) | 반도체 소자의 구리 배선 형성방법 | |
| US6897144B1 (en) | Cu capping layer deposition with improved integrated circuit reliability | |
| KR100456259B1 (ko) | 반도체 소자의 구리 배선 형성방법 | |
| KR101132700B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100386628B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100705950B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100935193B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| KR20050006468A (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| KR20100036008A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20030059456A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20040058953A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20100020161A (ko) | 반도체 소자의 제조방법 | |
| KR100602100B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100567539B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20020089777A (ko) | 반도체 소자의 구리배선 형성방법 | |
| KR20050040552A (ko) | 반도체 장치의 구리 배선 형성 방법. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |