KR20040058953A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20040058953A KR20040058953A KR1020020085473A KR20020085473A KR20040058953A KR 20040058953 A KR20040058953 A KR 20040058953A KR 1020020085473 A KR1020020085473 A KR 1020020085473A KR 20020085473 A KR20020085473 A KR 20020085473A KR 20040058953 A KR20040058953 A KR 20040058953A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- layer
- forming
- trench
- seed layer
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 95
- 239000002184 metal Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 77
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000009713 electroplating Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000007747 plating Methods 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 17
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract 2
- 238000005498 polishing Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 트렌치에 금속 시드층을 형성한 후 열처리 공정으로 금속 시드층을 흘려(Flow)주어 트렌치 상부에서 발생되는 오버행(Over-hang)이 제거되면서 금속 시드층이 균일하게 형성되도록 함으로써, 빈공간이 발생되는 것을 방지하면서 전기 도금법을 이용하여 금속 도금층으로 트렌치를 완전히 매립하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 트렌치 또는 비아홀 내부로의 금속 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 금속 배선이 형성되는 트렌치나 금속 플러그의 종횡비(Aspect ratio)가 높아진다. 이로 인해, PVD 방식의 장벽 금속막을 형성시 트렌치나 비아 상부에 오버행이 발생하여 금속 시드층 형성을 방해하여 후속 공정인 전기 도금법의 금속막 형성을 방해한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상에 제1 층간 절연막(102)을 형성한다. 이후, 제1 층간 절연막(102)의 소정영역에 하부의 접합 영역(도시되지 않음)이 노출되도록 비아홀(또는 콘택홀)을 형성한 후 전도성 물질을 매립하여 콘택 플러그(103)를 형성한다. 이어서, 전체 상부에 확산 방지막(104), 제2 층간 절연막(105) 및 캡핑 산화막(106)을 순차적으로 형성한 후 트렌치 마스크를 이용한 식각 공정으로 콘택 플러그(103)가 노출되도록 소정 영역에 트렌치(107)를 형성한다.
도 1b를 참조하면, 트렌치(107)의 측벽 및 저면을 포함한 전체 상부에 장벽 금속층(108)을 형성한 후 금속 시드층(109)을 형성한다. 이때, 트렌치(107)의 높은 종횡비로 인하여 트렌치(107)의 상부 모서리에서 장벽 금속층(108)의 오버행(Over hang)이 발생되면서 금속 시드층(109)이 균일하게 형성되지 못한다.
도 1c를 참조하면, 전기 도금법으로 금속 도금층(110)을 형성한 후 캡핑 산화막(106)이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 금속 도금층(110)을 격리시킨다. 이로써, 금속 도금층으로 이루어진 금속 배선(110)이 형성된다.
이때, 도 1b에서 금속 시드층(109)이 불균일하게 형성된 상태에서 전기 도금법을 실시되기 때문에 트렌치에 빈공간이 발생되면서 금속 배선(110)이 형성되어 배선의 저항이 증가하는 등 전기적 특성이 저하되는 문제점이 발생될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트렌치에 금속 시드층을 형성한 후 열처리 공정으로 금속 시드층을 흘려(Flow)주어 트렌치 상부에서 발생되는 오버행(Over-hang)이 제거되면서 금속 시드층이 균일하게 형성되도록 함으로써, 빈공간이 발생되는 것을 방지하면서 전기 도금법을 이용하여 금속 도금층으로 트렌치를 완전히 매립하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 제1 층간 절연막
103, 203 : 콘택 플러그 104, 204 : 확산 방지막
105, 205 : 제2 층간 절연막 106, 206 : 캡핑 산화막
107, 207 : 트렌치 108, 208 : 장벽 금속층
109, 209 : 금속 시드층 110, 210 : 금속 도금층, 금속 배선
111 : 빈 공간
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막이 형성되고, 층간 절연막에는 소정의 패턴으로 트렌치가 형성된 반도체 기판이 제공되는 단계와, 트렌치를 포함한 전체 상부에 장벽 금속층을 형성하는 단계와, 트렌치의 측벽 및 저면에 금속 시드층을 형성하는 단계와, 장벽 금속층의 오버행에 의해 불균일하게 형성된 금속 시드층을 열처리 공정으로 흘려주어 균일하게 형성하는 단계와, 전기 도금법으로 금속 도금층을 형성하여 트렌치를 금속 도금층으로 매립하는 단계와, 금속 도금층이 트렌치에만 잔류되도록 층간 절연막이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 금속 도금층으로 이루어진 금속 배선을 형성하는 단계를 포함한다.
장벽 금속층은 TiN막, Ti막 또는 이들의 적층막으로 형성할 수 있으며, 화학기상 증착법에 의해 10 내지 100Å의 두께로 형성할 수 있다. 또한, 금속 시드층은 알루미늄으로 형성할 수 있으며 100 내지 1000Å의 두께로 형성할 수 있다.
열처리 공정은 급속 열처리 공정으로 진행할 수 있으며, 200 내지 400℃의 온도에서 질소 분위기로 1분 내지 5분 동안 실시할 수 있다.
열처리 공정을 실시한 후 전기 도금층을 형성하기 전에, 금속 시드층의 표면에 형성된 자연 산화막 또는 금속 산화막을 제거하는 단계를 더 실시할 수 있다. 이때, 산화막은 전기 도금이 진행될 전기 도금장비에서 습식각 방식으로 제거할 수있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(201) 상에 제1 층간 절연막(202)을 형성한다. 이후, 제1 층간 절연막(202)의 소정영역에 하부의 접합 영역(도시되지 않음)이 노출되도록 비아홀(또는 콘택홀)을 형성한 후 전도성 물질을 매립하여 콘택 플러그(203)를 형성한다. 이어서, 전체 상부에 확산 방지막(204), 제2 층간 절연막(205) 및 캡핑 산화막(206)을 순차적으로 형성한 후 트렌치 마스크를 이용한 식각 공정으로 콘택 플러그(203)가 노출되도록 소정 영역에 트렌치(207)를 형성한다.
도 2b를 참조하면, 트렌치(207)의 측벽 및 저면을 포함한 전체 상부에 장벽 금속층(208)을 형성한 후 금속 시드층(209)을 형성한다. 이때, 트렌치(207)의 높은 종횡비로 인하여 트렌치(207)의 상부 모서리에서 장벽 금속층(208)의 오버행(Over hang)이 발생되면서 금속 시드층(209)이 균일하게 형성되지 못한다.
상기에서, 장벽 금속층(208)은 TiN막, Ti막 또는 이들의 적층막으로 형성할 수 있으며, 화학기상 증착법을 이용하여 10 내지 100Å의 두께로 형성하는 것이 가능하다. 한편, 금속 시드층(209)은 후속 공정에서 전기 도금법으로 도금될 금속과 동일한 종류의 금속으로 형성할 수 있으나, 열처리 공정 시 흐름율이 우수한 금속으로 형성하는 것이 바람직하다. 이는, 후속 열처리 공정 시 흐름율이 우수해야만 불균일하게 형성된 금속 시드층(209)이 보다 더 균일한 두께로 형성되기 때문이며, 알루미늄으로 금속 시드층(209)을 형성하는 것이 바람직하다. 이때, 금속 시드층(209)은 100 내지 1000Å의 두께로 형성한다.
도 2c를 참조하면, 불균일하게 형성된 금속 시드층(209)을 열처리 공정으로 흘려(Flow)주어 트렌치 상부에서 발생되는 오버행(Over-hang)을 제거하면서 금속 시드층(209)을 균일하게 형성한다. 이때, 열처리는 급속 열처리(Rapid Thermal Process; RTP) 방식으로 진행하며, 200 내지 400℃의 온도에서 질소 분위기로 1분 내지 5분 동안 실시한다.
도 2d를 참조하면, 금속 시드층(209)의 표면에 형성된 자연 산화막(도시되지 않음)을 제거한다. 이때, 자연 산화막은 전기 도금이 진행될 전기 도금장비에서 습식각 방식으로 제거할 수 있다. 자연 산화막을 제거한 후에는 시간의 지연 없이 전기 도금법으로 금속 도금층(210)을 형성한다. 이때, 금속 시드층(209)이 열처리 공정에 의해 균일한 두께로 형성된 상태에서 전기 도금법이 실시되기 때문에, 트렌치에 빈공간이 발생되지 않으면서 트렌치가 금속 도금층(210)으로 완전히 매립된다.
이후, 캡핑 산화막(206)이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 금속 도금층(210)을 격리시킨다. 이로써, 금속 도금층으로 이루어진 금속 배선(210)이 형성된다.
상술한 바와 같이, 본 발명은 트렌치에 금속 시드층을 형성한 후 열처리 공정으로 금속 시드층을 흘려주어 트렌치 상부에서 발생되는 오버행이 제거되면서 금속 시드층이 균일하게 형성되도록 함으로써, 빈공간이 발생되는 것을 방지하면서 전기 도금법을 이용하여 금속 도금층으로 트렌치를 완전히 매립하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (7)
- 층간 절연막이 형성되고, 상기 층간 절연막에는 소정의 패턴으로 트렌치가 형성된 반도체 기판이 제공되는 단계;상기 트렌치를 포함한 전체 상부에 장벽 금속층을 형성하는 단계;상기 트렌치의 측벽 및 저면에 금속 시드층을 형성하는 단계;상기 장벽 금속층의 오버행에 의해 불균일하게 형성된 상기 금속 시드층을 열처리 공정으로 흘려주어 균일하게 형성하는 단계;전기 도금법으로 금속 도금층을 형성하여 상기 트렌치를 상기 금속 도금층으로 매립하는 단계; 및상기 금속 도금층이 상기 트렌치에만 잔류되도록 상기 층간 절연막이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 상기 금속 도금층으로 이루어진 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 장벽 금속층은 TiN막, Ti막 또는 이들의 적층막으로 형성되며, 화학기상 증착법에 의해 10 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 시드층은 알루미늄으로 형성되며 100 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정은 급속 열처리 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항에 있어서,상기 급속 열처리 공정은 200 내지 400℃의 온도에서 질소 분위기로 1분 내지 5분 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 열처리 공정을 실시한 후 상기 전기 도금층을 형성하기 전에,상기 금속 시드층의 표면에 형성된 자연 산화막 또는 금속 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 6 항에 있어서,상기 산화막은 전기 도금이 진행될 전기 도금장비에서 습식각 방식으로 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085473A KR20040058953A (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085473A KR20040058953A (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040058953A true KR20040058953A (ko) | 2004-07-05 |
Family
ID=37351004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020085473A KR20040058953A (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040058953A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791078B1 (ko) | 2006-09-25 | 2008-01-02 | 삼성전자주식회사 | 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법 |
| KR20150016276A (ko) * | 2012-05-30 | 2015-02-11 | 도쿄엘렉트론가부시키가이샤 | 도금 처리 방법, 도금 처리 장치 및 기억 매체 |
| CN111463168A (zh) * | 2019-09-24 | 2020-07-28 | 夏泰鑫半导体(青岛)有限公司 | 金属互连结构及其制备方法 |
-
2002
- 2002-12-27 KR KR1020020085473A patent/KR20040058953A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791078B1 (ko) | 2006-09-25 | 2008-01-02 | 삼성전자주식회사 | 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법 |
| KR20150016276A (ko) * | 2012-05-30 | 2015-02-11 | 도쿄엘렉트론가부시키가이샤 | 도금 처리 방법, 도금 처리 장치 및 기억 매체 |
| US10138556B2 (en) | 2012-05-30 | 2018-11-27 | Tokyo Electron Limited | Plating method, plating apparatus, and storage medium |
| CN111463168A (zh) * | 2019-09-24 | 2020-07-28 | 夏泰鑫半导体(青岛)有限公司 | 金属互连结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101577867B1 (ko) | 금속 캡 장치 및 방법 | |
| US7851358B2 (en) | Low temperature method for minimizing copper hillock defects | |
| US7087524B2 (en) | Method of forming copper wiring in semiconductor device | |
| KR100910447B1 (ko) | 금속 패드 형성 방법 | |
| JP2005033164A (ja) | 半導体素子の銅配線形成方法 | |
| JP2005150690A (ja) | 半導体素子の金属配線形成方法 | |
| KR20040058953A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100973277B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| US20040038526A1 (en) | Thermal process for reducing copper via distortion and crack | |
| KR100866138B1 (ko) | 반도체 소자의 배선 및 그의 형성방법 | |
| KR100399909B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| KR20100011799A (ko) | 반도체 소자의 제조방법 | |
| KR100525906B1 (ko) | 반도체 소자의 구리 배선 형성방법 | |
| KR100935193B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| KR101158059B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR101373338B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101029107B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100210898B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100705008B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR101051950B1 (ko) | 반도체소자의 제조방법 | |
| KR20090075501A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100924557B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR20100020161A (ko) | 반도체 소자의 제조방법 | |
| KR101165217B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |