KR101051950B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 트랜지스터가 형성된 실리콘기판상에 층간절연막을 형성하는 단계; 상기 층간절연막및 실리콘기판을 선택적으로 제거하여 쓰루홀용 콘택부를 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 쓰루홀용 콘택부보다 작은 폭 및 깊이를 갖는 트랜지스터 콘택부를 형성하는 단계; 상기 트랜지스터 콘택부를 완전 매립하고 쓰루홀용 콘택부의 바닥 및 측면을 덮고 쓰루홀용 콘택부를 일부 매립하는 텅스텐막을 형성하는 단계; 상기 쓰루홀용 콘택부가 완전 매립되게 상기 텅스텐막 상에 구리막을 형성하는 단계; 상기 쓰루홀용 콘택부 및 트랜지스터 콘택부 외부에 형성된 상기 구리막 및 텅스텐막을 제거하여 상기 트랜지스터 콘택부와 쓰루홀 콘택부에 각각 트랜지스터 콘택플러그와 쓰루홀 콘택플러그를 형성하는 단계; 및 백사이드 씨닝 공정으로 상기 실리콘기판의 후면을 연마하여 상기 쓰루홀용 콘택부의 텅스텐막을 노출시키는 단계를 포함한다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
도 1는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면 도,
도 2a 및 도 2c는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
31 : 실리콘기판 33 : 소자분리막
35a : PMOS소자 35b : NMOS소자
37 : 층간절연막 39 : 쓰루홀용 콘택부
41 : 트랜지스터 콘택부 43 : 텅스텐라이너막
45 : 텅스텐막 47 : 구리막
49 : 트랜지스터 콘택플러그 51 : 쓰루홀 콘택플러그
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 3차원으로 적층된 웨이퍼 또는 칩간 통전이 되도록 실리콘기판에 깊은 콘택을 형성하고 그 콘택에 금속을 매립하여 안정한 기판 쓰루홀(through hole)을 형성하는 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 소자단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 실리콘기판(11)상에 트랜지스터영역을 구분하기 위해 소자분리막(13)을 형성한후 상기 실리콘기판(11)상에 PMOS소자(15a)와 NMOS소자(15b)을 각각 형성한다. 이때, 상기 PMOS소자와 NMOS소자는 게이트산화막과 게이트전극 및 소오스/드레인전극으로 구성된다.
그다음, 상기 PMOS소자(15a)와 NMOS소자(15b)를 포함한 전체 구조의 상면에 층간절연막(17)을 증착한후 소자지역을 제외한 지역에 있는 층간절연막(17) 및 실리콘기판(11)부분을 선택적으로 일정 깊이만큼 선택적으로 제거하여 쓰루홀용 콘택부(19)를 형성한다. 이때, 상기 쓰루홀용 콘택부(19)는 1∼5μm 정도의 지름과, 5∼50μm 정도의 깊이로 형성한다.
이어서, 상기 소자지역에 있는 층간절연막(17)의 일부분을 선택적으로 제거하여 소오스/드레인전극부와 접촉하는 트랜지스터 콘택부(21)를 형성한다.
그다음, 상기 트랜지스터 콘택부(21)와 쓰루홀용 콘택부(19)를 포함한 전체 구조의 상면에 텅스텐 라이너막(23)을 형성한다.
이어서, 상기 텅스텐라이너막(23)상에 텅스텐막(미도시)을 일정 두께로 형성한후 상기 텅스텐막(미도시)을 상기 트랜지스터 콘택부(21) 및 쓰루홀용 콘택부(19)에만 남도록 CMP하여 트랜지스터의 콘택플러그(25) 및 쓰루홀(through hole) 콘택플러그(27)를 형성한다.
상기 종래기술에 의하면, 도 1에서와 같이, 깊은 쓰루홀용 콘택부에 텅스텐플러그로 완전 매립하기 위하여 두께 1μm이상의 텅스텐층을 형성하는 경우에 과도한 필름 스트레스로 인해 텅스텐막의 필오프(peel off)(B)현상이나 깊은 콘택부상에 텅스텐플러그상의 심(seam)(A)현상이 발생한다.
따라서, 이러한 결함들은 후속 공정이나 치명적인 킬링 결함(killing defect)으로 작용하게 된다.
또한, 이러한 트랜지스터 콘택부와 깊은 콘택부에 구리막을 이용하여 매립하는 경우, 소자에 가깝게 형성된 구리배선에 의한 불량가능성과 웨이퍼간 적층을 위해 실리콘기판 뒷면을 씨닝(thinning)하는 공정에서 얇은 두께의 구리배리어금속 손상에 따른 구리오염의 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 3차원으로 적층된 웨이퍼 또는 칩간 통전이 되도록 실리콘기판에 깊은 콘택을 형성하고 그 콘택에 금속을 매립하여 안정한 기판 쓰루홀(through hole)을 형성할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 트랜지스터가 형성된 실리콘기판상에 층간절연막을 형성하는 단계; 상기 층간절연막 및 실리콘 기판을 선택적으로 제거하여 쓰루홀용 콘택부를 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 쓰루홀용 콘택부보다 작은 폭 및 깊이를 갖는 트랜지스터 콘택부를 형성하는 단계; 상기 트랜지스터 콘택부를 완전 매립하고 쓰루홀용 콘택부의 바닥 및 측면을 덮고 쓰루홀용 콘택부를 일부 매립하는 텅스텐막을 형성하는 단계; 상기 쓰루홀용 콘택부가 완전 매립되게 상기 텅스텐막 상에 구리막을 형성하는 단계; 상기 트랜지스터 콘택부와 쓰루홀용 콘택부 외부에 형성된 상기 구리막 및 텅스텐막을 제거하여 상기 트랜지스터 콘택부와 쓰루홀용 콘택부에 각각 트랜지스터 콘택플러그와 쓰루홀 콘택플러그를 형성하는 단계; 및 백사이드 씨닝 공정으로 상기 실리콘기판의 후면을 연마하여 상기 쓰루홀용 콘택부의 텅스텐막을 노출시키는 단계를 포함하는 것을 특징으로한다.
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삭제
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(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 및 도 2c는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2a에 도시된 바와같이, 먼저 실리콘기판(31)상에 트랜지스터영역을 구분하기 위해 소자분리막(33)을 형성한후 상기 실리콘기판(31)상에 PMOS소자(35a)와 NMOS소자(35b)을 각각 형성한다. 이때, 상기 PMOS소자와 NMOS소자는 게이트산화막과 게이트전극 및 소오스/드레인전극으로 구성된다.
그다음, 상기 PMOS소자(35a)와 NMOS소자(35b)를 포함한 전체 구조의 상면에 층간절연막(37)을 증착한후 소자지역을 제외한 지역에 있는 층간절연막(37) 및 실리콘기판(31)부분을 선택적으로 일정 깊이만큼 선택적으로 제거하여 쓰루홀용 콘택부(39)를 형성한다. 이때, 상기 쓰루홀용 콘택부(39)는 1∼5μm 정도의 지름과, 5∼50μm 정도의 깊이로 형성한다.
이어서, 상기 소자지역에 있는 층간절연막(37)의 일부분을 선택적으로 제거하여 소오스/드레인전극부와 접촉하는 트랜지스터 콘택부(41)를 형성한다. 도면에 도시된 바와 같이, 트랜지스터 콘택부(41)를 쓰루홀용 콘택부(39)보다 작은 폭 및 깊이로 형성한다.
그다음, 상기 트랜지스터 콘택부(41)와 쓰루홀용 콘택부(39)를 포함한 전체 구조의 상면에 텅스텐 라이너막, 즉, 베리어막(43)을 100Å∼1000Å두께로 형성한다. 상기 베리어막(43)은 Ti, TiN 및 TiW 중 어느 하나의 단일막, 또는, 이들의 적층막으로 형성한다. 이때, 상기 베리어막(43)을 형성하기 전에 SiNx막과 SiOx막의 적층막으로 이루어진 라이너 절연막을 더 형성할 수 있으며, 상기 SiNx막과 SiOx막의 적층막을 형성하는 경우, 스텝커버리지의 30% 이상으로 각각을 100Å 내지 1000Å 두께로 형성한다.
이어서, 상기 베리어막(43) 상에 텅스텐막(45)을 0.1μm ∼1.5μm 두께로 형성한다. 이때, 상기 텅스텐막(45)은 상기 트랜지스터 콘택부(43)를 완전히 매립시키며, 상기 쓰루홀(through hole)용 콘택부(39)의 바닥 및 측면에만 매립한다. 또한, 상기 텅스텐막(45)은 배리어/시드층으로 이용한다.
이어서, 도 2b에 도시된 바와같이, 후속공정에서 형성될 구리막 접착특성 향상을 위한 표면처리를 실시한다. 이때, 상기 표면처리 공정은 Ar, H2, NH3, He 또는 이들의 혼합가스를 이용하여 5초 이상, 바람직하게, 5초∼60초 동안 플라즈마 처리로 수행한다.
그다음, 표면처리된 텅스텐막(45)상에 전기도금 또는 선택적 무전해 도금법으로 구리막(47)을 도금하여 상기 부분적으로 매립된 쓰루홀용 콘택부(39)를 완전히 매립한다. 이때, 상기 구리막(47)은 0.2∼5μm 두께로 증착한다.
이어서, 상기 구리막(47)을 형성한후 텅스텐막(45)과 구리막(47)의 안정화를 위하여 열처리공정을 실시한다. 이때, 상기 열처리 공정은 Ar, He, H2 또는 이들의 혼합가스 분위기에서 100℃∼350℃ 온도범위에서 30분 이상, 바람직하게, 30분∼60분 동안 퍼니스(furnace) 열처리로 수행하거나, 150∼600℃ 온도범위에서 5분 이하, 바람직하게, 1분∼5분 동안 급속열처리로 수행한다.
그다음, 트랜지스터 콘택부(43)와 쓰루홀용 콘택부(39) 외부에 형성된 구리막(47) 및 텅스텐막(45)을 CMP하여 트랜지스터의 콘택플러그(49) 및 쓰루홀(through hole) 콘택플러그(51)를 형성한다.
이후, 도시되지 않았지만, 백사이드 씨닝 공정으로 실리콘기판(31)의 후면을 연마하여 쓰루홀 콘택플러그(51)의 텅스텐막(45)을 노출시킨다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 부분적인 텅스텐/구리 플러그 쓰루홀 형성방법은 깊고 넓은 콘택상에 형성되는 두꺼운 텅스텐막 증착에 의한 막 들뜸 현상 및 씸 결함(seam defects) 현상을 방지하며, 과도한 두께의 텅스텐 CMP 공정을 피할 수 있다.
또한, 구리만을 이용한 플러그 형성방법에 의한 소자의 구리콘택 오염 가능성을 방지하며, 깊은 콘택부 바닥에 형성된 0.1 μm 이상의 두꺼운 텅스텐막은 후 속 Si 백사이드 씨닝(backside thinning) 공정시에 구리 씨닝 배리어 메탈 손상에 따른 치명적인 소자 및 공정장치의 구리 오염으로부터 안전하게 보호할 수 있다.
그리고, 본 발명은 웨이퍼 레벨 3차원 집적도를 위한 쓰루홀(through hole) 매립뿐만 아니라 패키지 기술등에서도 모두 적용 가능하다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (14)

  1. 트랜지스터가 형성된 실리콘기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막 및 실리콘기판을 선택적으로 제거하여 쓰루홀용 콘택부를 형성하는 단계;
    상기 층간절연막을 선택적으로 제거하여 상기 쓰루홀용 콘택부보다 작은 폭 및 깊이를 갖는 트랜지스터 콘택부를 형성하는 단계;
    상기 트랜지스터 콘택부를 완전 매립하고 상기 쓰루홀용 콘택부의 바닥 및 측면을 덮고 상기 쓰루홀용 콘택부를 일부 매립하는 텅스텐막을 형성하는 단계;
    상기 쓰루홀용 콘택부가 완전 매립되게 상기 텅스텐막 상에 구리막을 형성하는 단계; 및
    상기 트랜지스터 콘택부와 쓰루홀용 콘택부 외부에 형성된 구리막과 텅스텐막을 제거하여 상기 트랜지스터 콘택부와 쓰루홀용 콘택부에 각각 트랜지스터 콘택플러그와 쓰루홀 콘택플러그를 형성하는 단계;
    를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 쓰루홀용 콘택부는 트랜지스터 콘택부를 형성하기 전에 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 텅스텐막을 형성하기 전단계로 트랜지스터 콘택부와 쓰루홀 콘택부표면에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제3항에 있어서, 상기 베리어막은 Ti, TiN 및 TiW 중 어느 하나의 단일막, 또는, 이들의 적층막을 이용하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 삭제
  6. 제3항에 있어서, 상기 베리어막은 100Å∼1000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 텅스텐막은 0.1μm ∼1.5μm 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 구리막을 형성하기 전단계로 상기 텅스텐막을 표면처리하는 단계를 더 포함하는 것을 특징으로하는 특징으로하는 반도체소자의 제조방법.
  9. 제8항에 있어서, 상기 표면처리공정은 Ar, H2, NH3, He 또는 이들의 혼합가스를 이용하여 5초∼60초 동안 플라즈마 처리로 수행하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제1항에 있어서, 상기 구리막은 전기도금 또는 선택적 무전해 도금법으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제1항에 있어서, 상기 구리막은 0.2 내지 5 μm 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제1항에 있어서, 상기 구리막을 형성한후 열처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  13. 제12항에 있어서, 상기 열처리공정은 Ar, He, H2 또는 이들의 혼합가스 분위기에서 100℃∼350℃ 온도범위에서 30분∼60분 동안 퍼니스(furnace) 열처리로 수행하거나, 150∼600℃ 온도범위에서 1분∼5분 동안 급속열처리로 수행하는 것을 특징으로하는 반도체소자의 제조방법.
  14. 제1항에 있어서, 상기 구리막과 텅스텐막을 선택적으로 제거하는 공정은 CMP공정에 의해 진행하는 것을 특징으로하는 반도체소자의 제조방법.
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