KR101132700B1 - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

본 발명은 확산방지막의 특성을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속배선은, 반도체 기판 상에 형성되며, 배선 형성 영역을 갖는 절연막; 상기 절연막의 배선 형성 영역 표면 상에 형성되며, V1 - xNx막과 Cr1 - yVy막 및 Cr막의 다층 구조를 포함하는 확산방지막; 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;을 포함한다.

Description

반도체 소자의 금속배선 및 그 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자의 금속배선 및 그 형성방법에 관한 것으로, 보다 상세하게는, 확산방지막의 특성을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 구리의 경우 배선 형태로 건식 식각하기가 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
또한, 상기 금속배선 물질로 구리막을 적용하는 경우에는 알루미늄막을 적용하는 경우와 달리 층간절연막을 통해 기판으로의 구리막 성분이 확산된다. 상기 확산된 구리막 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리막과 층간절연막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다. 상기 확산방지막은 통상 PVD(Physical Vapor Deposition) 방식을 통해 Ta막과 TaN막의 단일막, 또는, 이중막 구조로 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 확산방지막이 결정질상으로 형성되며, 이 때문에, 상기 결정질상의 확산방지막의 결정 입계(Grain Boundary)를 통해 구리막의 성분이 절연막으로 확산된다. 또한, 반도체 소자의 미세화에 따라 상기 확산방지막의 두께 감소가 요구되고 있는 실정이며, 이로 인해, 상기 확산방지막의 특성이 저하되어, 그 결과, 소자 특성 및 신뢰성이 열화된다.
본 발명은 확산방지막의 특성을 개선할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 금속배선은, 반도체 기판 상에 형성되며, 배선 형성 영역을 갖는 절연막; 상기 절연막의 배선 형성 영역 표면 상에 형성되며, V1 - xNx막과 Cr1 - yVy막 및 Cr막의 다층 구조를 포함하는 확산방지막; 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;을 포함한다.
상기 V1 - xNx막과 Cr1 - yVy막은 각각 비정질상을 갖는다.
상기 Cr막은 결정질상을 갖는다.
상기 V1 - xNx막의 x는 0.1～0.4의 범위를 갖는다.
상기 Cr1 - yVy막의 y는 0.1～0.5의 범위를 갖는다.
상기 금속막은 구리막을 포함한다.
본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계; 상기 배선 형성 영역의 표면 을 포함한 절연막 상에 V1 - xNx막과 Cr1 - yVy막 및 Cr막의 다층 구조를 포함하는 확산방지막을 형성하는 단계; 및 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;를 포함한다.
상기 V1 - xNx막과 Cr1 - yVy막은 비정질상을 갖도록 형성한다.
상기 Cr막은 결정질상을 갖도록 형성한다.
상기 V1 - xNx막은 x가 0.1～0.4의 범위를 갖는 막으로 형성한다.
상기 Cr1 - yVy막은 y가 0.1～0.5의 범위를 갖는 막으로 형성한다.
상기 확산방지막을 형성하는 단계는, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 V-리치(Rich)한 V1 - zNz막을 형성하는 단계; 상기 V-리치한 V1 - zNz막 상에 Cr막을 형성하는 단계; 및 상기 V-리치한 V1 - zNz막과 상기 Cr막을 반응시켜 그 계면에 Cr1 - yVy막을 형성하는 단계;를 포함한다.
상기 V-리치한 V1-zNz막은 z가 0.1～0.4의 범위를 갖는 막으로 형성한다.
상기 V-리치한 V1 - zNz막은 스퍼터링(Sputtering) 방식으로 형성한다.
상기 Cr막은 고밀도 플라즈마를 이용한 스퍼터링 방식으로 형성한다.
상기 V-리치한 V1 - zNz막과 상기 Cr막의 반응은 열 처리 방식으로 수행한다.
상기 열 처리는 진공, 또는, Ar 분위기에서 수행한다.
상기 열처리는 300～600℃의 온도 조건으로 수행한다.
상기 V-리치한 V1 - zNz막과 상기 Cr막의 반응시, 상기 V-리치한 V1 - zNz막은 x가0.1～0.4의 범위를 갖는 V1 - XNX막으로 변환한다.
상기 금속막은 구리막을 포함한다.
본 발명은 구리막을 이용하는 금속배선의 형성시 비정질의 VN막과 비정질의 CrV막 및 결정질의 Cr막의 다층 구조를 포함하는 확산방지막을 형성함으로써, 상기 확산방지막의 특성을 개선할 수 있다. 이에 따라, 본 발명은 상기 확산방지막의 특성을 개선하여 구리막의 성분이 확산되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 확산방지막의 Cr막이 후속 구리막의 형성시 씨드막 역할을 하므로, 상기 확산방지막 상에 추가로 씨드막을 형성할 필요가 없으며, 그러므로, 본 발명은 미세 폭을 갖는 고집적 소자의 제조시 유리하다.
본 발명은 구리막과 절연막 사이에 비정질의 VN막과 비정질의 CrV막 및 결정질의 Cr막의 다층 구조를 포함하는 확산방지막을 형성한다. 이렇게 하면, 상기 구리막의 성분이 확산되는 주 경로인 결정립계가 없는 확산방지막이 형성되므로, 상기 확산방지막 자체의 특성이 개선된다. 따라서, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 구비된 반도체 기판(100) 상에 배선 형성 영역(D)을 갖는 절연막(102)이 형성되어 있다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성될 수 있다.
상기 절연막(102)의 배선 형성 영역(D) 표면 상에 VN막(104)과 CrV막(108) 및 Cr막(106)의 다층 구조를 포함하는 확산방지막(110)이 형성되어 있다. 상기 확산방지막(110)의 VN막(104)과 CrV막(108)은 각각 비정질상을 갖도록 형성되어 있고, 상기 Cr막(106)은 결정질상을 갖도록 형성되어 있다. 또한, 상기 VN막(104)은, 바람직하게, 상기 V1 - xNx막(0.1≤x≤0.4)이며, 상기 CrV막(108)은, 바람직하게, Cr1 -yVy막(0.1≤y≤0.5)이다. 상기 확산방지막(110) 상에 상기 절연막(102)의 배선 형성 영역(D)을 매립하도록 금속배선(112)이 형성되어 있으며, 상기 금속배선(112)을 포함한 절연막(102) 상에 캡핑막(114)이 형성되어 있다. 상기 금속배선(112)은 구리막을 포함한다.
본 발명의 금속배선(112)은 구리막과 절연막(102) 사이에 결정 입계가 존재하지 않는 비정질상의 VN막(104)과 비정질상의 CrV막(108) 및 결정질상의 Cr 막(106)의 다층 구조를 포함하는 확산방지막(110)이 형성되므로, 상기 구리막의 성분이 절연막(102)으로 확산되는 것을 방지할 수 있다. 따라서, 본 발명은 상기 확산방지막(110) 자체의 특성을 개선할 수 있으며, 이에 따라, 본 발명은 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 절연막(102)을 형성한다. 상기 절연막을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성할 수 있다.
도 2b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 VN막(104)을 형성한다. 상기 VN막(104)은 V-리치(Rich)한 VN막(104a), 예컨대, V1-zNz막(0.1≤z≤0.4)으로 형성하며, 비정질상을 갖는다. 상기 V-리치한 VN막(104a)의 비저항은 100μΩ㎝ 정도이다.
또한, 상기 V-리치한 VN막(104a)은 스퍼터링(Sputtering) 방식으로 형성하며, 상기 스퍼터링 방식은 V를 타겟으로 하고, Ar과 N2 가스를 사용하는 반응성 스퍼터링 방식으로 수행한다. 이때, 상기 스퍼터링 방식의 N2 가스 유량을 조절함으로 써 V-리치한 VN막(104a)을 형성할 수 있으며, 이렇게 형성된 V-리치한 VN막(104a)은 900℃ 이하의 열 처리 시에는 비정질상을 유지한다.
도 2c를 참조하면, 상기 V-리치한 VN막(104a) 상에 Cr막(106)을 형성한다. 상기 Cr막(106)은 고밀도 플라즈마를 이용한 스퍼터링 방식으로 형성하며, 이를 통해, 그레인(Grain) 사이즈가 나노(Nano) 사이즈인 결정질상의 Cr막(106)을 형성할 수 있다.
이어서, 상기 V-리치한 VN막(104a)과 상기 Cr막(106)이 반응하도록 반도체 기판(100)을 열 처리한다. 상기 열 처리는 진공, 또는, Ar 분위기에서, 예컨대, 300～600℃의 온도 조건으로 수행한다.
여기서, 상기 열 처리시 V-리치한 VN막(104a)과 Cr막(106)이 반응하여 그 계면에 CrV막(108)이 형성되며, 그 결과, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 VN막(104)과 CrV막(108) 및 Cr막(106)의 다층 구조를 포함하는 확산방지막(110)이 형성된다. 또한, 상기 열처리시 상기 V-리치한 VN막(104a)은, 바람직하게, x가 0.1～0.4의 범위를 갖는 확산방지막의 VN막(104)으로 변환되며, 상기 CrV막(108)은, 바람직하게, Cr1-yVy막(0.1≤y≤0.5)의 범위를 갖는 비정질상의 막으로 형성한다. 상기 CrV막(108)은 비저항이 13～40μΩ㎝이다.
이때, 상기 열 처리를 900℃ 이상의 온도에서 수행하면 상기 VN막(104)이 결정질 상을 가지게 되므로, 상기 열처리를 900℃ 이하의 온도에서 수행해야 안정적인 비정질상을 갖는 VN막(104)을 포함하는 확산방지막(110)을 형성할 수 있다.
여기서, 상기 확산방지막(110)의 V와 Cr 성분은 Cu에 전혀 고용되지 않는다. 또한, 상기 Cu는 V에 대해 수 %이하의 매우 낮은 고용도를 가지고 있으며, Cr에 대해 1000℃ 정도에서는 0.4% 이하, 그리고, 400℃ 정도에서는 0.1% 이하의 매우 낮은 고용도를 가지고 있다. 따라서, 상기 VN막(104)과 CrV막(108) 및 Cr막(106)의 다층 구조를 포함하는 확산방지막(110)은 구리막의 확산을 효과적으로 방지할 수 있다.
도 2d를 참조하면, 상기 확산방지막(110) 상에 상기 배선 형성 영역(D)을 매립하도록 금속막(112a)을 형성한다. 상기 금속막(112a)은, 바람직하게, 구리막으로 형성하며, 상기 구리막은, 예컨대, 전기도금(Electroplating) 방식으로 형성한다. 여기서, 상기 확산방지막(110)의 Cr막(108)은 비저항이 12.9μΩ㎝로서, 전기도금 방식에 의한 구리막의 형성시 씨드막을 역할을 수행할 수 있다. 이에 따라, 본 발명은 상기 확산방지막(110) 상에 추가로 씨드막을 증착할 필요가 없으므로, 미세한 폭을 갖는 고집적 소자의 제조시 적용 가능하다는 장점이 있다.
도 2e를 참조하면, 상기 금속막 및 확산방지막(110)을 상기 절연막(102)이 노출되도록 CMP(Chemical Mechanical Polishing)하여 상기 배선 형성 영역(D)을 매립하는 금속배선(114)을 형성한다. 상기 금속배선(114)이 형성된 절연막(102) 상에 캡핑막(114)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.
이와 같이, 본 발명은 금속배선의 확산방지막으로서 비정질의 VN막과 비정질 의 CrV막 및 결정질의 Cr막을 형성함으로써, 상기 확산방지막의 두께를 종래 보다 증가시키지 않고도 상기 확산방지막의 특성을 개선할 수 있으며, 이를 통해, 구리막의 성분이 절연막으로 확산되는 것을 방지할 수 있다. 따라서, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 확산방지막의 상기 Cr막이 상기 구리막의 형성시 씨드막 역할을 하므로 상기 확산방지막 상에 추가로 씨드막을 형성할 필요가 없으며, 이에 따라, 본 발명은 미세한 폭을 갖는 고집적 반도체 소자의 제조시 적용하기 유리하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 절연막
D : 배선 형성 영역 104a : V-리치한 VN막
104 : VN막 106 : Cr막
108 : CrV막 110 : 확산방지막
112a : 금속막 112 : 금속배선
114 : 캡핑막

Claims (20)

  1. 반도체 기판 상에 형성되며, 배선 형성 영역을 갖는 절연막;
    상기 절연막의 배선 형성 영역 표면 상에 형성되며, 비정질상의 V1-xNx막과 비정질상의 Cr1-yVy막 및 Cr막의 다층 구조를 포함하는 확산방지막; 및
    상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;
    을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 Cr막은 결정질상을 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 V1 - xNx막의 x는 0.1～0.4의 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 Cr1 - yVy막의 y는 0.1～0.5의 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계;
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 비정질상의 V1-xNx막과 비정질상의 Cr1-yVy막 및 Cr막의 다층 구조를 포함하는 확산방지막을 형성하는 단계; 및
    상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 Cr막은 결정질상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 V1 - xNx막은 x가 0.1～0.4의 범위를 갖는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 Cr1 - yVy막은 y가 0.1～0.5의 범위를 갖는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 V-리치(Rich)한 V1 - zNz막을 형성하는 단계;
    상기 V-리치한 V1 - zNz막 상에 Cr막을 형성하는 단계; 및
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 V-리치한 V1-zNz막은 z가 0.1～0.4의 범위를 갖는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 V-리치한 V1 - zNz막은 스퍼터링(Sputtering) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 Cr막은 고밀도 플라즈마를 이용한 스퍼터링 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 V-리치한 V1 - zNz막과 상기 Cr막의 반응은 열 처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 열 처리는 진공, 또는, Ar 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 열처리는 300～600℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 V-리치한 V1 - zNz막과 상기 Cr막의 반응시, 상기 V-리치한 V1 - zNz막은 x가0.1～0.4의 범위를 갖는 V1 - XNX막으로 변환되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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CN114373714A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 半导体结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040007421A (ko) * 2000-12-06 2004-01-24 에이에스엠 아메리카, 인코포레이티드 확산 방지막을 포함하는 구리 배선 구조
JP2004343108A (ja) * 2003-05-02 2004-12-02 Air Products & Chemicals Inc 拡散バリア層表面に金属膜を形成する方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040007421A (ko) * 2000-12-06 2004-01-24 에이에스엠 아메리카, 인코포레이티드 확산 방지막을 포함하는 구리 배선 구조
JP2004343108A (ja) * 2003-05-02 2004-12-02 Air Products & Chemicals Inc 拡散バリア層表面に金属膜を形成する方法

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