KR100602100B1 - 반도체 소자의 배선 형성 방법 - Google Patents

반도체 소자의 배선 형성 방법 Download PDF

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Abstract

본 발명은 구리의 부식에 의한 결함 발생을 억제하여 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 배선 형성 방법은, 반도체 기판 상에 기판을 일부 노출시키는 다마신 홈을 구비한 층간 절연막을 형성하고, 다마신 홈 및 층간 절연막 표면에 배리어 금속막을 형성하고, 다마신 홈을 매립하도록 배리어 금속막 상에 구리막을 형성하고, 층간 절연막의 표면이 노출되도록 층간 절연막 위의 구리막과 배리어 금속막을 제거하여 구리 배선을 형성하고, 구리 배선의 표면을 일부 식각하고, 표면 일부가 식각된 구리 배선으로 구리 이온을 주입하고, 구리 이온이 주입된 구리 배선을 어닐링하는 단계들을 포함한다.
구리, 다마신공정, ECP, CMP, 어닐링, 이온주입

Description

반도체 소자의 배선 형성 방법{Method of forming interconnection line for semiconductor device}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 순차적 공정 단면도들이다.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 구리를 이용한 반도체 소자의 배선 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
기존에는 반도체 소자의 배선 재료로 주로 텅스텐과 알루미늄 합금 등의 금속을 사용하였다. 그러나, 텅스텐과 알루미늄 합금은 반도체 소자의 고집적화 및 고속화 추세에 대응하기에는 비저항이 크고 일렉트로 마이그레이션(electro migration; EM)이나 스트레스 마이그레이션(stress migration; SM) 등의 문제로 인해 배선의 신뢰성을 확보하기가 어렵다.
상기 EM은 배선 내의 전류 밀도 증가로 인해 발생하는 불량으로 배선 폭의 미세화에 의해 발생하며, SM은 배선에 잡아당기는 기계적 응력이 가해져 생기는 불량으로 배선간 절연을 위한 절연막과 배선 사이의 열팽창계수 차이로 인해 발생하고 배선폭의 미세화에 따라 커지는 경향이 있다.
따라서, 최근에는 텅스텐과 알루미늄 합금 대신 비저항이 작고 EM 및 SM에 대한 저항성이 우수한 구리를 이용하여 배선을 형성하는 기술에 대한 연구가 활발히 진행되고 있다.
상기 구리는 식각에 의한 패터닝이 어렵기 때문에 배선 형성 시 다마신(damascene) 공정을 적용하고 있다.
종래 다마신 공정에 의한 구리 배선 형성 공정은, 절연막에 비아홀과 배선 형상의 트렌치로 이루어진 다마신 홈을 형성하고, 다마신 홈에 구리 시드(seed)층을 형성하고, 이 구리 시드층을 이용하여 전기 화학 도금(electro chemical plating; ECP, 이하 'ECP'라 칭함)법에 의해 다마신 홈을 구리막으로 채우고, 화학기계연마(chemical mechanical polishing; CMP, 이하 'CMP'라 칭함) 공정에 의해 구리막을 서로 분리시키는 과정으로 이루어진다.
여기서, 다마신 홈은 절연막을 식각하여 비아홀을 먼저 형성하고 다시 절연막을 식각하여 비아홀 상부에 배선 형상의 트렌치를 형성하는 비아 퍼스트(via first) 법이나, 이 비아 퍼스트법과 반대로 절연막에 트렌치를 먼저 형성하고 비아홀을 형성하는 트렌치 퍼스트(trench first)법 또는 비아홀과 트렌치를 동시에 형성하는 자기정렬법 등에 의해 형성한다.
또한, 구리 배선 형성 공정에서는 구리 시드층 및 구리 배선으로부터 절연막 내부로 구리가 확산하는 것을 방지하기 위하여, 구리 시드층을 형성하기 전에 절연막의 다마신 홈에 TaN막 위에 Ta막을 적층한 TaN/Ta 구조로 배리어 금속막을 형성한다.
그런데, 구리는 물질 고유의 특성 상 부식에 민감하기 때문에 공정 장비 및 공정 변수 등에 의해 부식될 가능성이 높다. 특히, 구리 배선 형성 공정에서는 ECP에 의해 다마신 홈에 구리막을 형성하고 CMP 공정에 의해 구리막을 분리시킬 때 다마신 홈의 때 다마신 홈의 상부 에지 표면에서 구리막이 부식되어 그 부분에 구리 부식물이 생성되어 결함(defect)으로 작용하게 된다.
이러한 결함은 배선의 저항을 증가시키고 배선 불량을 유발하며, 구리 배선을 다층으로 적용하는 경우 상·하부 배선 사이의 콘택 저항을 증가시킴으로써, 결국 배선의 신뢰성 저하를 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 구리의 부식에 의한 결함 발생을 억제하여 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 기판을 일부 노출시키는 다마신 홈을 구비한 층간 절연막을 형성하고, 다마신 홈 및 층간 절연막 표면에 배리어 금속막을 형성하고, 다마신 홈을 매립하도록 배리어 금속막 상에 구 리막을 형성하고, 층간 절연막의 표면이 노출되도록 층간 절연막 위의 구리막과 배리어 금속막을 제거하여 구리 배선을 형성하고, 구리 배선의 표면을 일부 식각하고, 표면 일부가 식각된 구리 배선으로 구리 이온을 주입하고, 구리 이온이 주입된 구리 배선을 어닐링하는 단계들을 포함하는 반도체 소자의 배선 형성 방법을 제공한다.
여기서, 구리 배선의 표면을 일부 식각하는 단계에서, 식각은 불활성 가스의 플라즈마, 바람직하게는 He 가스 또는 Ne 가스의 플라즈마를 이용하여 스퍼터 식각으로 수행한다.
또한, 구리 배선의 표면을 일부 식각하는 단계에서, 구리 배선의 식각 두께는 100Å 미만으로 조절한다.
또한, 구리 배선을 어닐링하는 단계에서, 어닐링은 600℃ 이상의 온도에서 H2 가스 분위기로 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 순차적 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간 절연막(12)을 형성하고, 층간 절연막(12)에 비아홀(14a)과 배선 형상의 트렌치(14b)로 이루어져 기판(10)을 일부 노출시키는 다마신 홈(14)을 형성한다.
여기서, 다마신 홈(14)은 층간 절연막(12)을 식각하여 비아홀(14a)을 먼저 형성하고 다시 층간 절연막(12)을 식각하여 비아홀(14a) 상부에 트렌치(14b)를 형성하는 비아 퍼스트법이나, 이 비아 퍼스트법과 반대로 층간 절연막(12)에 트렌치(14b)를 먼저 형성하고 나중에 비아홀(14a)을 형성하는 트렌치 퍼스트법 또는 비아홀(14a)과 트렌치(14b)를 동시에 형성하는 자기정렬법 등에 의해 형성할 수 있다.
도 1b를 참조하면, 다마신 홈(14) 및 층간 절연막(12) 표면에 TaN막(16a)을 증착하고 TaN막(16a) 상에 Ta막(16b)을 증착하여, TaN/Ta 구조의 배리어 금속막(16)을 형성한다. 배리어 금속막(16)은 층간 절연막(12) 내부로 구리가 확산하는 것을 방지한다. 그 다음, 배리어 금속막(16) 상에 구리 시드층(18)을 형성한다.
도 1c를 참조하면, 구리 시드층(18)을 이용하여 ECP법에 의해 구리 시드층(18) 상부에 구리막(20)을 성장시켜 다마신 홈(14)을 채운다.
도 1d를 참조하면, CMP 공정에 의해 층간 절연막(12)의 표면이 노출되도록 층간 절연막(12) 위의 구리막(20), 구리 시드층(18) 및 배리어 금속막(16)을 제거하여 이들을 서로 분리시켜 구리 배선(20a)을 형성한다.
이때, 도시된 바와 같이 다마신 홈(14)의 상부 에지 표면에서 구리가 부식되어 그 부분에 구리 부식물(22)이 생성된다.
도 1e를 참조하면, 기판(10)의 전면 상에 포토레지스트막을 도포하고 이를 노광 및 현상하여, 구리 배선(20a, 도 1d 참조)을 노출시키는 포토레지스트 패턴(24)을 형성한다. 그 다음, 포토레지스트 패턴(24)을 마스크로하여 노출된 구리 배선(20a)의 표면을 일부 식각한다. 이때, 구리 배선(20a) 표면에 생성된 구리 부 식물(22)이 제거될 수 있다.
바람직하게, 식각은 불활성 가스의 플라즈마를 이용하여 스퍼터 식각으로 수행하고, 불활성 가스의 플라즈마로는 He 및 Ne과 같이 가벼운 원소를 사용한다.
또한, 구리 배선(20a)의 식각 두께(d)는 100Å 미만으로 조절한다.
도 1f를 참조하면, 포토레지스트 패턴(24)을 마스크로하여 표면의 일부가 식각된 구리 배선(20b, 도 1e 참조)으로 구리(Cu) 이온을 주입하여, 구리 배선(20b) 내의 구리 결합 구조를 파괴시켜 구리 배선(20b)의 밀도를 높인다.
도 1g를 참조하면, 공지된 방법에 의해 포토레지스트 패턴(24, 도 1f 참조)을 제거하고, 구리 이온이 주입된 구리 배선(20c, 도 1f 참조)을 600℃ 이상, 바람직하게는 600℃ 정도의 온도에서 H2 가스 분위기로 어닐링(annealing)한다.
그러면, 구리 배선(20c)이 팽창하여 다마신 홈(14)이 채워지게 되어 다마신 홈(14)에 정상의 구리 배선(20d)이 형성된다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상술한 바와 같이, 본 발명은 구리 배선 표면에 생성되는 구리 부식물을 제거하여 구리 부식물에 의해 야기되는 결함 발생을 억제한다.
그 결과, 본 발명은 배선의 저항 증가, 배선 불량 및 콘택 저항 증가 등을 방지할 수 있어 배선의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 상기 기판을 일부 노출시키는 다마신 홈을 구비한 층간 절연막을 형성하는 단계;
    상기 다마신 홈 및 상기 층간 절연막 표면에 배리어 금속막을 형성하는 단계;
    상기 다마신 홈을 매립하도록 상기 배리어 금속막 상에 구리막을 형성하는 단계;
    상기 층간 절연막의 표면이 노출되도록 상기 층간 절연막 위의 상기 구리막과 상기 배리어 금속막을 제거하여 구리 배선을 형성하는 단계;
    상기 구리 배선의 표면을 일부 식각하는 단계;
    상기 표면 일부가 식각된 구리 배선으로 구리 이온을 주입하는 단계; 및
    상기 구리 이온이 주입된 상기 구리 배선을 어닐링하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1항에 있어서,
    상기 구리 배선의 표면을 일부 식각하는 단계에서,
    상기 식각은 불활성 가스의 플라즈마를 이용하여 수행하는 반도체 소자의 배선 형성 방법.
  3. 제1항에 있어서,
    상기 구리 배선의 표면을 일부 식각하는 단계에서,
    상기 식각은 He 가스 또는 Ne 가스의 플라즈마를 이용하여 수행하는 반도체 소자의 배선 형성 방법.
  4. 제1항에 있어서,
    상기 구리 배선의 표면을 일부 식각하는 단계에서,
    상기 구리 배선의 식각 두께는 100Å 미만으로 조절하는 반도체 소자의 배선 형성 방법.
  5. 제1항에 있어서,
    상기 구리 배선을 어닐링하는 단계에서,
    상기 어닐링은 600℃ 이상의 온도에서 H2 가스 분위기로 수행하는 반도체 소자의 배선 형성 방법.
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