JP2005197740A - 半導体素子の銅配線の形成方法 - Google Patents
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Abstract
【課題】本発明は前記のような従来技術の問題点を解決するためのことで、 SiN膜代わりにTa/TaN膜をキャッピング膜で使うことで、付着力が向上してビア蝕刻でSiN膜をまったくオープンさせることができなくて発生する短線を防止する事だけではなく、誘電定数の増加要素を無くすことができる銅配線の形成方法を提供する。
【解決手段】本発明の前記目的は所定の素子が形成された基板の上に第１絶縁膜を形成した後、デュアルダマシン工程でトレンチ及びビアを形成する段階と；前記トレンチ及びビアの上に第１Ta/TaN及び銅を蒸着して平坦化する段階と；前記基板の上に第２Ta/TaN膜を蒸着する段階と；前記第１絶縁膜の上に第２Ta/TaN膜を蝕刻してとり除く段階と；前記基板の上に第２絶縁膜を形成する段階と；及び前記第２絶縁膜をパターンして蝕刻した後、導電体を充填してビアを形成する段階とを含んで成り立つことを特徴とする半導体素子の銅配線の形成方法によって逹成される。
【選択図】図９
【解決手段】本発明の前記目的は所定の素子が形成された基板の上に第１絶縁膜を形成した後、デュアルダマシン工程でトレンチ及びビアを形成する段階と；前記トレンチ及びビアの上に第１Ta/TaN及び銅を蒸着して平坦化する段階と；前記基板の上に第２Ta/TaN膜を蒸着する段階と；前記第１絶縁膜の上に第２Ta/TaN膜を蝕刻してとり除く段階と；前記基板の上に第２絶縁膜を形成する段階と；及び前記第２絶縁膜をパターンして蝕刻した後、導電体を充填してビアを形成する段階とを含んで成り立つことを特徴とする半導体素子の銅配線の形成方法によって逹成される。
【選択図】図９
Description
本発明は半導体素子の銅配線の形成方法に関し、より詳しくはデュアルダマシン工程に形成される銅配線を形成する時、キャッピング層及びベリーア層をSiN膜の代わりにTa/TaN膜を使う銅配線の形成方法に関する。
半導体素子がますます高集積化される事によって、タングステンとアルミニウム合金は比抵抗が大きくて、エレクトロマイグレーションEM(Electro Migration、以下EM)やSM(Stress Migration、以下SM)によって信頼性が低下されるから比抵抗が小さくて素子の信頼性の優秀な銅が力強い金属配線材料で登場した。
ここでEMは金属配線の内の電流密度が増加することから生ずる不良である。配線巾の微細化によって素子の高速動作のため配線内の電流密度は上がる。
一方、 SMは配線に引っぱる機械的応力が加えられて生ずるクリープ破壊モードだ。この応力は配線を保護するための絶縁膜と金属配線との熱膨脹係数の差が生成原因で、配線巾の微細化によって大きくなるきらいがある。
また、銅合金配線は純粋な銅配線に比べて比抵抗がちょっと大きいが、配線の信頼性と耐蝕性が非常に優秀なことと知られている。
また、銅合金配線は純粋な銅配線に比べて比抵抗がちょっと大きいが、配線の信頼性と耐蝕性が非常に優秀なことと知られている。
そして配線ラインに金属を象嵌するデュアルダマシン(dual damascene)は後工程のラインの全般に適用される配線工程で、銅のエッチング工程の效率化計画が失敗に終わったので開発された。
銅デュアルダマシンは装備の側面でそれぞれ他の構造と完全な変化等の障壁にぶつかった以後工程親和性及び費用節減の效果等が検証されている。
図１乃至図４は従来技術による銅配線の形成方法の工程断面図を現わしている。
先に、図１はデュアルダマシン工程でトレンチ及びビアを形成して、バリアー層を蒸着して、銅でECP(Electro Chemical Plating、以下ECP)工程及びCMP(Chemical Mechanical Polishing、以下CMP)工程を利用して下部銅配線を形成した段階だ。図に示されたように所定の素子が形成された基板の絶縁膜１０にデュアルダマシン工程でトレンチ及びビアを形成して、バリアー層１１を形成して、銅１２を利用してECP及びCMP工程で下部銅配線を形成する。
次、図２は前記基板の上にキャッピング層(Capping layer)を形成する段階だ。図に示されたように、下部銅配線層が形成された基板の上に７００Å内外の厚いSiN膜を蒸着して銅配線をキャッピングするキャッピング層１３を形成する。
次、図３は前記キャッピング層の上部に層間絶縁膜を形成する段階だ。図に示されたようにキャッピング層の上部に金属配線間の絶縁のために層間絶縁膜１４を形成する。
次、図４は上部金属配線と下部金属配線の連結のためのビアを形成する段階だ。図に示されたように、前記層間絶縁膜をパターンを利用して蝕刻してビアホールを形成して、導電体を満たして入れて、ビア１５を形成する。
次、図４は上部金属配線と下部金属配線の連結のためのビアを形成する段階だ。図に示されたように、前記層間絶縁膜をパターンを利用して蝕刻してビアホールを形成して、導電体を満たして入れて、ビア１５を形成する。
然しながら、前記のような従来の銅配線の形成技術では第一、銅の表面に酸化領域が生ずる場合、SiN膜との付着力(adhesion)が悪くなってSiN膜が浮き立つようになってこの部分に銅拡散が起きて配線間の短絡(short)を誘発させることができる。
第二、上部配線と下部配線の連結のためにビアを形成する時、キャッピング層にあるSiN膜がまともにオープンされない場合、上部配線との連結の自体が成り立たない場合も生ずるようになる。最後にSiN膜の自体が誘電定数が高い物質なので、上/下部配線間の全体的な誘電定数を高める結果をもたらす問題点がある。
本発明は前記のような従来技術の問題点を解決するためのことで、 SiN膜代わりにTa/TaN膜をキャッピング膜で使うことで、付着力が向上してビア蝕刻でSiN膜をまったくオープンさせることができなくて発生する短線を防止する事だけではなく、誘電定数の増加要素を無くすことができる銅配線の形成方法を提供する。
本発明の前記目的は所定の素子が形成された基板の上に第１絶縁膜を形成した後、デュアルダマシン工程でトレンチ及びビアを形成する段階と；前記トレンチ及びビアの上に第１Ta/TaN及び銅を蒸着して平坦化する段階と；前記基板の上に第２Ta/TaN膜を蒸着する段階と；前記第１絶縁膜の上に第２Ta/TaN膜を蝕刻してとり除く段階と；前記基板の上に第２絶縁膜を形成する段階と；及び前記第２絶縁膜をパターンして蝕刻した後、導電体を充填してビアを形成する段階とを含んで成り立つことを特徴とする半導体素子の銅配線の形成方法によって逹成される。
本発明の半導体素子の銅配線の形成方法はSiN膜の代わりにTa/TaN膜をキャッピング膜で使うことで、付着力が向上してビア蝕刻でSiN膜をまったくオープンさせることができなくて発生する断線（単線）を防止する事だけではなく、誘電定数の増加要素を無くすことができる效果がある。
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
図５乃至図９は本発明による銅配線の形成方法の工程断面図を現わしている。
先に、図５はデュアルダマシン工程でトレンチ及びビアを形成して、バリアー層を蒸着して、銅でECP工程及びCMP工程を利用して下部銅配線を形成した段階である。図に示されたように所定の素子が形成された基板の第１絶縁膜２０にデュアルダマシン工程でトレンチ及びビアを形成して、バリアー層２１を形成して、銅２２をECP工程で形成して、CMP工程で平坦化して下部銅配線を形成する。この時、前記バリアー層は第１Ta/TaN層として形成して銅が絶縁膜に拡散するとか絶縁膜から酸素のような不純物が拡散して入って来ることを膜を保護膜に利用される。
次、図６は前記基板の上に第２Ta/TaNを蒸着する段階だ。図に示されたようにデュアルダマシン工程で下部銅配線が形成された基板の上にキャッピング層で使われる第２Ta/TaN２３を蒸着する。
次、図７は前記第１絶縁膜の上に第２Ta/TaNを蝕刻してとり除く段階だ。図に示されたように、フォトレジストを基板の上に塗布して前記デュアルダマシン工程で利用したマスクを使ってパターンを形成して、トレンチ上部の第２Ta/TaNは残して第１絶縁膜の上部に蒸着された第２Ta/TaNはとり除くことで、残った第２Ta/TaNは銅配線のキャッピング層２４に使う。
図８は前記基板の上に第２絶縁膜を形成する段階だ。図に示されたように、下部銅配線及びキャッピング層が形成された基板の上に上部配線(未図示)との絶縁のための第２絶縁膜２５を蒸着する。
次、図９は前記第２絶縁膜をパターンして蝕刻した後、導電体を充してビアを形成する段階だ。図に示されたように、前記第２絶縁膜をフォトレジストパターンを利用して蝕刻することでビアホールを形成して、前記形成されたビアホールに導電体を充してビアを完成して、上部配線と下部銅配線を連結する。この時従来技術ではキャッピング層に使われるSiN層をまったく蝕刻してオプンするとビアがまともに形成されたが、本発明で使われるTa/TaN層は電気的特性が優秀なのでまったくとり除かなくてもビアがまともに形成されることができる。
１０５ ポーリシリコーンフローティングゲート
１０６ ONO階
１０７ コントロールゲート
１１１ スプリットゲート
１１０ スプリットゲート酸化膜
１０８ 第１絶縁膜
１０９ 第２絶縁膜
１０２ ドレーン
１０３ ソース
１０ 基板の絶縁膜
１１ バリアー層
１２ 銅
１３ キャッピング層
１４ 層間絶縁膜
１５ ビア
２０ 基板の第１絶縁膜
２１ バリアー層
２２ 銅
２３ 第２Ta/TaN
２４ キャッピング層
２５ 第２絶縁
１０６ ONO階
１０７ コントロールゲート
１１１ スプリットゲート
１１０ スプリットゲート酸化膜
１０８ 第１絶縁膜
１０９ 第２絶縁膜
１０２ ドレーン
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１２ 銅
１３ キャッピング層
１４ 層間絶縁膜
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２０ 基板の第１絶縁膜
２１ バリアー層
２２ 銅
２３ 第２Ta/TaN
２４ キャッピング層
２５ 第２絶縁
Claims (3)
- 半導体素子の銅配線の形成方法において、
所定の素子が形成された基板の上に第１絶縁膜を形成した後、デュアルダマシン工程でトレンチ及びビアを形成する段階と；
前記トレンチ及びビアの上に第１Ta/TaN及び銅を蒸着して平坦化する段階と；
前記基板の上に第２Ta/TaN膜を蒸着する段階と；
前記第１絶縁膜の上に第２Ta/TaN膜を蝕刻してとり除く段階と；
前記基板の上に第２絶縁膜を形成する段階と；及び
前記第２絶縁膜をパターンして蝕刻した後、導電体を充填してビアを形成する段階と；
を含んで成り立つことを特徴とする半導体素子の銅配線の形成方法。 - 前記銅を蒸着する段階はECP工程であることを特徴とする請求項１に記載の半導体素子の銅配線の形成方法。
- 前記第２Ta/TaN膜を蝕刻する段階で蝕刻されないTa/TaN膜はキャッピング層に使われることを特徴とする請求項１に記載の半導体素子の銅配線の形成方法。
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