JP2007188911A - 半導体装置と半導体装置の製造方法 - Google Patents

Abstract

【課題】配線間のリーク電流の経時劣化（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することを目的とする。
【解決手段】層間絶縁膜中にＣｕ溝配線を有する半導体装置の製造方法において、表面のバリアメタル面の高さをＣｕ面よりも低くしてリセス１０１を形成し、リセス１０１を完全に埋め込むようにＣｕに対するバリア絶縁膜を堆積することで、配線表面のバリアメタル領域を除去した分、配線間のリークパス６が従来に比べ長く、かつリセス１０１部分の絶縁膜にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。
【選択図】図１

Description

本発明は半導体装置、特にＣｕ溝配線を有する半導体装置とその製造方法に関するものである。

０．２５ｕｍ以降の加工寸法を用いる半導体装置においては、配線間隔が狭くなってきたため、配線間に生じる電気寄生容量が増大してきている。このＲＣ遅延による遅延時間がトランジスタのオンオフに必要な時間に比べ、無視できないようになってきた。そのため、微細化を進める上で、配線間の電気寄生容量を小さくすることが必要とされている。

配線間の電気寄生容量を低減させるためには、同じ層内の配線間、違う配線層間の層間絶縁膜の比誘電率を低減させることが必要である。０．１３ｕｍデバイスからは配線金属をＡｌからＣｕに変更することにより、配線抵抗値の低減が行われている。Ｃｕ配線においては、Ｃｕは熱拡散、電界拡散により、層間絶縁膜中をＣｕが拡散して配線間リーク増加させるという問題を有するため、バリア絶縁膜でＣｕ配線の回りを覆う必要がある。Ｃｕ配線ではダマシンプロセスが一般に用いられており、９０ｎｍデバイスではＣｕ配線の側壁と下部はＴａＮ，Ｔａ等の導電性のバリアメタル、上部は導電性のない比誘電率４．５〜５．０程度のＳｉＣＮ絶縁膜がバリア絶縁膜として用いられている。

以下、図６を用いて従来の半導体装置におけるバリア絶縁膜形成工程を説明する。
図６は従来の半導体装置におけるバリア絶縁膜形成工程を示す工程断面図であり、９０ｎｍデバイス以降の多層配線を有する従来の半導体装置の製造方法である。

まず、図６（ａ）に示すように、シリコン基板（図示せず）に層間絶縁膜として形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。ＳｉＯＣ１膜は比誘電率３．０前後のいわゆるｌｏｗ−ｋ膜である。次に、図６（ｂ）に示すように、バリアメタルとしてＴａＮ３が１５ｎｍ主としてスパッタ法で堆積され、さらに、ＴａＮ３上に、Ｃｕ４がスパッタ法で７０ｎｍ、電解メッキ法にて５００ｎｍ堆積される。この後、図６（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域以外のＣｕ４とＴａＮ３を除く。この時、Ｃｕの表面は酸化しているため、ＮＨ_３プラズマ等の還元処理を行った後、図６（ｄ）で示すように上部層間絶縁膜（図示せず）へのＣｕ拡散を防ぐためのバリア絶縁膜としてＳｉＣＮ５がプラズマＣＶＤ法により堆積される。以後、図６（ａ）〜（ｄ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。ＳｉＯＣ１中には配線溝２以外にも、下層の配線溝２と配線溝２を接続するためのヴィアホールを形成する場合もある。この場合、下層の配線と電気的接続を取るためＴａＮ３堆積前にヴィアホール底をクリーニングするため、水素雰囲気でのアニールが一般に行われる。この時、有機物が残っていた場合は、これを物理的に除去する必要があるのでＡｒで半導体装置をスパッタした後ＴａＮ３をスパッタ法により堆積する場合もある。この場合、配線溝２の角部のＳｉＯＣ１はＡｒスパッタにより優先的に除去されるため、角部は配線外側に向かい斜めに広がりやすい。あるいは、ＴａＮ３をスパッタでカバレッジよく堆積するためには配線溝２の側壁に角度をつけ、配線溝２を上部が広い台形状にすることも行われる（例えば、特許文献１参照）。
特開２００１−２１０６４４号公報

しかし、上記Ｃｕ配線プロセスでは、Ｃｕ配線間に高温で電界をかけ続けるとＣｕイオンが層間絶縁膜中を拡散し配線間のリーク電流が増加するという（ＢＴＳ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験不良）問題がある。実際にはリーク電流の経路としては、ＣＭＰによるダメージを受けた層間絶縁膜表面とバリア絶縁膜の界面がリークパスになっているという指摘がある（Ｊ． Ｎｏｇｕｃｈｉ ｅｔ ａｌ， Ｐｒｏｃ． ＩＲＰＳ， ｐ．３３９ （２０００））。ＣＭＰによるダメージを受けた層間絶縁膜表面には酸素や水分が残りやすく、界面の酸素や水分と接触するとＣｕは酸化しやすい（ＣｕＯ＋Ｈ_２Ｏ→Ｃｕ（ＯＨ）Ｃｕ^＋＋ＯＨ⁻）。トラップされた水分に電界や熱が加わるとＣｕはイオン化と絶縁膜中を移動する推進力を得る。図６（ｄ）では、ＳｉＣＮ５とＳｉＯＣ１の間のリークパス６部分がリークパスとなる。半導体装置において、配線間リーク電流が経時増加すると、例えば、所定の回路の電圧が上昇しない、ないしは、待機時の電流ロスが大きくなるという問題が発生し、半導体装置が動作不良をおこすという問題がある。また、バリアメタル堆積前にＡｒスパッタ処理を行った場合や、配線溝の側壁を斜めになるように（テーパーエッチ）ドライエッチングした場合には、配線間の距離が短くなり、リークパス６が短くなるので、半導体装置の動作不良がさらに起こりやすくなる。

以上の問題点を解決するために、本発明の半導体装置および半導体装置の製造方法は、配線間のリーク電流の経時劣化（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することを目的とする。

上記目的を達成するために、請求項１記載の半導体装置の製造方法は、配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、前記基板上に前記絶縁膜を堆積する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、前記配線溝を充填するように導電体を堆積する工程と、前記配線溝上以外の前記第１のバリアメタルおよび前記導電体とを除去して平坦化する工程と、前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、前記リセス，前記導電体の上面および前記絶縁膜の上面とにバリア絶縁膜を堆積する工程とを有することを特徴とする。

請求項２記載の半導体装置の製造方法は、配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、前記基板上に前記絶縁膜を堆積する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、前記第１のバリアメタル上および側壁に第２のバリアメタルを堆積する工程と、前記配線溝を充填するように導電体を堆積する工程と、前記配線溝上以外の前記第１のバリアメタル，前記第２のバリアメタルおよび前記導電体とを除去して平坦化する工程と、前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、前記リセス，前記導電体の上面および前記絶縁膜の上面とにバリア絶縁膜を堆積する工程とを有することを特徴とする。

請求項３記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記バリア絶縁膜を堆積する際に、供給律速状態で堆積することにより、前記リセス部にボイドを有する前記バリア絶縁膜を形成することを特徴とする。

請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記供給律速状態での堆積による前記バリア絶縁膜の形成として、成膜圧を１００Ｐａ以下にして前記バリア絶縁膜を形成することを特徴とする。

請求項５記載の半導体装置の製造方法は、請求項１〜４のいずれかに記載の半導体装置の製造方法において、前記バリア絶縁膜の堆積をＳＰＩＮ−ＯＮ法で行うことを特徴とする。

請求項６記載の半導体装置の製造方法は、配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、前記基板上に前記絶縁膜を堆積する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、前記配線溝を充填するように導電体を堆積する工程と、前記配線溝上以外の前記第１のバリアメタルおよび前記導電体とを除去して平坦化する工程と、前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、前記リセスおよび前記導電体の上面に第３のバリアメタルを堆積する工程とを有することを特徴とする。

請求項７記載の半導体装置の製造方法は、配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、前記基板上に前記絶縁膜を堆積する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、前記第１のバリアメタル上および側壁に第２のバリアメタルを堆積する工程と、前記配線溝を充填するように導電体を堆積する工程と、前記配線溝上以外の前記第１のバリアメタル，前記第２のバリアメタルおよび前記導電体とを除去して平坦化する工程と、前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、前記リセス，前記第２のバリアメタルおよび前記導電体の上面に第３のバリアメタルを堆積する工程とを有することを特徴とする。

請求項８記載の半導体装置は、基板上に１または複数層積層される絶縁膜と、前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、前記配線溝に充填される導電体と、前記リセス，前記導電体の上面および前記絶縁膜の上面とに堆積されたバリア絶縁膜とを有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする。

請求項９記載の半導体装置は、基板上に１または複数層積層される絶縁膜と、前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、前記第１のバリアメタル上および側面に形成された第２のバリアメタルと、前記配線溝に充填される導電体と、前記リセス，前記導電体の上面および前記絶縁膜の上面とに堆積されたバリア絶縁膜とを有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする。

請求項１０記載の半導体装置は、請求項８または請求項９のいずれかに記載の半導体装置において、前記リセスにボイドが形成されることを特徴とする。
請求項１１記載の半導体装置は、請求項８〜１０のいずれかに記載の半導体装置において、前記バリア絶縁膜の上面が平坦であることを特徴とする。

請求項１２記載の半導体装置は、基板上に１または複数層積層される絶縁膜と、前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、前記配線溝に充填される導電体と、前記リセスおよび前記導電体の上面とに堆積された第３のバリアメタルとを有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする。

請求項１３記載の半導体装置は、基板上に１または複数層積層される絶縁膜と、前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、前記第１のバリアメタル上および側面に形成された第２のバリアメタルと、前記配線溝に充填される導電体と、前記リセスおよび前記導電体の上面とに堆積された第３のバリアメタルとを有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする。

請求項１４記載の半導体装置は、請求項８〜１３のいずれかに記載の半導体装置において、前記伝導体が銅または銅を含む合金から成ることを特徴とする。
以上により、配線間のリーク電流の経時劣化（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することができる。

以上のように本発明の半導体装置および半導体装置の製造方法は、絶縁膜中にＣｕ溝配線を有する半導体装置の製造方法において、Ｃｕ−ＣＭＰ後、Ｃｕ配線側壁のバリアメタル上部のみを除去し、表面のバリアメタル面の高さをＣｕ面よりも低くしリセスを形成する工程と、リセスを完全に埋め込むようにＣｕに対するバリア絶縁膜を堆積する工程を有することで、Ｃｕ配線側壁のバリアメタル部がＣｕ、絶縁膜表面より低いリセスを有し、そのリセス内全てがバリア絶縁膜で埋め込まれていることにより、配線表面のバリアメタル領域を除去した分、配線間のリークパスが従来に比べ長く、かつリセス部分の絶縁膜にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。

また、リセスを完全に埋め込むようにＣｕに対するバリア絶縁膜を堆積する工程において、リセス中のバリア絶縁膜内にボイドを形成する工程を有することで、Ｃｕ配線側壁のバリアメタル部がＣｕ、絶縁膜表面より低いリセスを有し、そのリセス内バリア絶縁膜内にボイドを有することにより、リセス中に比誘電率１のボイド部分が形成され、配線間容量がより小さくなり、配線遅延の少ない高速動作可能な半導体装置が得られる。また、配線間のリークパスが従来に比べ長く、かつリセス部分の絶縁膜にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。

また、リセスを完全に埋め込むようにＳＰＩＮ−ＯＮ法でバリア絶縁膜を堆積する工程を有することで、Ｃｕ配線側壁のバリアメタル部がＣｕ、絶縁膜表面より低いリセスを形成していても、そのリセス内全てがバリア絶縁膜で埋め込まれており、バリア絶縁膜表面が平坦となるため、リセスの上でも絶縁膜堆積後にリセスがなくなり、上層配線をＣＭＰで形成する際にＴａＮ，Ｃｕの研磨残りがなく、歩留まりが高くなる。また、配線間のリークパスが従来に比べ長く、かつＴａＮをエッチングして形成したリセス部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。

また、Ｃｕ配線側壁のバリアメタルを２層で形成する工程を有し、配線の外側のバリアメタル層のみその表面の高さをＣｕ面よりも低くしリセスを形成する工程と、リセスを完全に埋め込むようにＣｕに対するバリア絶縁膜を堆積する工程を有することで、Ｃｕ配線側壁のバリアメタルが２層構造を有し、外側のバリアメタル層のみに形成したリセス内全てがバリア絶縁膜で埋め込まれているため、配線間のリークパスが従来に比べ長く、かつＴａＮをエッチングして形成したリセス部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができ、Ｃｕ側面に接したバリアメタル層により、さらにＣｕの拡散を防ぐことができ、よりＢＴＳ不良を抑制することができる。

さらに、バリア絶縁膜を堆積する代わりにＣｕ表面に第２のバリアメタル膜を選択的に堆積する工程により、Ｃｕ配線側壁のバリアメタル表面にリセスを有し、Ｃｕ、バリアメタル表面に第２のバリアメタル層を有する半導体装置を提供することにより、配線表面のバリアメタル領域を除去してリセスを形成した分、配線間のリークパスは従来例に比べ長く、また、バリアメタルをエッチングして形成したリセス部分の絶縁膜側壁にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、高温電界印加時の配線間のリーク電流（ＢＴＳ不良）が少ない半導体装置が得られる。また、ＣｏＷＰ等の選択メタル堆積法は横方向の成長により、配線間の距離が短くなり、同一電界下での配線間のリーク電流が実質増加してしまうという問題もあるが、本発明ではリセスを形成した分、ＣｏＷＰ等が横方向に成長するのを抑制することができる。この点からも本発明はＢＴＳ不良の防止に効果がある。

（第１の実施の形態）
本発明の第１の実施の形態における半導体装置および半導体装置の製造方法について、図１を参照しながら説明する。

図１は第１の実施の形態における半導体装置の製造方法を説明する工程断面図である。
まず、図１（ａ）に示すように、シリコン基板（図示せず）に層間絶縁膜として形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。ＳｉＯＣ膜１は比誘電率３．０前後のいわゆるｌｏｗ−ｋ膜である。次に、図１（ｂ）に示すように、ヴィアホール（図示せず）や配線溝底部に残っている有機物等を除去するために、半導体装置を熱酸化膜換算で２ｎｍのエッチング量でＡｒ逆スパッタエッチングを行う。この場合、配線溝２の角部のＳｉＯＣ１はＡｒスパッタにより優先的に除去されるため、角部は配線外側に向かい斜めに広がりやすい。つまり、ＴａＮ３スパッタの前処理としてＡｒスパッタを用いると、後に形成するバリア絶縁膜と層間絶縁膜の界面を経路とする配線間の距離は実際に配線溝で規定した距離より短くなり、配線間リーク電流の問題が起こりやすくなる。次に、バリアメタルとしてＴａＮ３を１５ｎｍ主としてスパッタ法で堆積し、さらに、Ｃｕ４をスパッタ法で７０ｎｍと電解メッキ法にて５００ｎｍ堆積する。この後、図１（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域外のＣｕ４とＴａＮ３を除いてＣｕ配線を形成する。次に、図１（ｄ）で示すように、ＴａＮ３のみを３０ｎｍ深さまでＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２ＯまたはＨＮＯ_３＋ＨＦ＋Ｈ_２Ｏの混合液でウエットエッチしてリセスを形成する。この後、Ｃｕの表面は図１（ｃ）の工程後、酸化しているため、ＮＨ_３プラズマ等の還元処理を行った後、図１（ｅ）で示すように上部絶縁膜（図示せず）へのＣｕ拡散を防ぐためのバリア絶縁膜としてＳｉＣＮ５がプラズマＣＶＤ法により堆積される。以後、図１（ａ）〜（ｅ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。

本発明では、配線表面のＴａＮ３領域を除去した分、Ａｒスパッタにより広がった配線溝２の角部に形成されたＴａＮ３を除去し、除去した領域にＳｉＣＮ５を堆積することになるため、バリア絶縁膜と層間絶縁膜の界面を経路とする配線間のリークパス６が長く、かつ、ＴａＮ３をエッチングして形成したリセス１０１部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、高温電界印加時の配線間のリーク電流（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することができる。

さらに、本発明では、リセス部分において、バリアメタルＴａＮ３にかわりＳｉＣＮ５バリア絶縁膜が形成されるので、配線間容量が低下する効果もある。
（第２の実施の形態）
本発明の第２の実施の形態について、図２を参照しながら説明する。

図２は第２の実施の形態における半導体装置の製造方法を説明する工程断面図である。
まず、図２（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。ＳｉＯＣ１膜は比誘電率３．０前後のいわゆるｌｏｗ−ｋ膜である。次に、図２（ｂ）に示すように、ヴィアホール（図示せず）や配線溝底部に残っている有機物等を除去するために、半導体装置を、Ａｒを用い熱酸化膜除去換算で２ｎｍスパッタエッチする。次に、バリアメタルとしてＴａＮ３を１５ｎｍ主としてスパッタ法で堆積し、次に、Ｃｕ４をスパッタ法で７０ｎｍと電解メッキ法にて５００ｎｍ堆積する。この後、図２（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域外のＣｕ４とＴａＮ３を除いてＣｕ配線を形成する。次に、図２（ｄ）で示すように、ＴａＮ３のみを３０ｎｍ深さまでＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２ＯまたはＨＮＯ_３＋ＨＦ＋Ｈ_２Ｏの混合液でウエットエッチし、リセス１０１を形成する。次に、Ｃｕの表面は図２（ｃ）の工程後、酸化しているため、ＮＨ_３プラズマ等の還元処理を行った後、図２（ｅ）で示すように上部絶縁膜（図示せず）へのＣｕ拡散を防ぐためのバリア絶縁膜としてＳｉＣＮ５がプラズマＣＶＤ法により堆積される。本発明の特徴は、ＳｉＣＮ５を堆積する際に段差被覆性の悪い条件で堆積することにより、リセス１０１中にボイドを形成することである。例えば、通常のＳｉＣＮ絶縁膜ＣＶＤでは、２００Ｐａから１０００Ｐａ程度の圧力で成膜されるが、この成膜時の圧力を１００Ｐａ以下にすることにより、供給律速状態での成膜となり段差被覆が劣化する。以後、図２（ａ）〜（ｅ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。

本実施例では、リセス内のＳｉＣＮ膜中に比誘電率が１であるボイドが形成されるので、従来技術および第１の実施の形態よりも配線間容量を低減することが出来、配線遅延の少ない高速動作可能な半導体装置が得られる。

また、配線間のリークパス６は第１の実施の形態と同様に図６に比べ長く、かつＴａＮをエッチングして形成したリセス部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。
（第３の実施の形態）
本発明の第３の実施の形態について、図３を参照しながら説明する。

図３は第３の実施の形態における半導体装置の製造方法を説明する工程断面図である。
まず、図３（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。ＳｉＯＣ膜は比誘電率３．０前後のいわゆるｌｏｗ−ｋ膜である。次に、図３（ｂ）に示すように、ヴィアホール（図示せず）や配線溝底部に残っている有機物等を除去するために、半導体装置を、Ａｒを用い熱酸化膜除去換算で２ｎｍスパッタエッチする。次に、バリアメタルとしてＴａＮ３を１５ｎｍ主としてスパッタ法で堆積し、次に、Ｃｕ４をスパッタ法で７０ｎｍと電解メッキ法にて５００ｎｍ堆積する。この後、図３（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域外のＣｕ４とＴａＮ３を除いてＣｕ配線を形成する。次に、図３（ｄ）で示すように、ＴａＮ３のみを３０ｎｍ深さまでＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２ＯまたはＨＮＯ_３＋ＨＦ＋Ｈ_２Ｏの混合液でウエットエッチし、リセス１０１を形成する。次に、Ｃｕの表面は図３（ｃ）の工程後、酸化しているため、ＮＨ_３プラズマ等の還元処理を行った後、図３（ｅ）で示すように上部絶縁膜（図示せず）へのＣｕ拡散を防ぐためのＳｉＣＮ５をＳＰＩＮ−ＯＮ法にて堆積する。この方法は半導体装置上に液体材料を滴下し、回転することにより均一な膜を形成するという、いわゆる塗布法なので、プラズマＣＶＤ法とは異なり、リセス１０１の上でもＳｉＣＮ５は凹みをつくらないという利点がある。以後、図３（ａ）〜（ｅ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。

ここで、第２の実施の形態のように、リセス１０１の上のＳｉＣＮ５にボイドが形成されていても同様の効果を奏する。
ところで、第１、２の実施の形態では、リセス１０１の上にＳｉＣＮ５の凹部が形成されやすい。このような凹みがあると図３（ａ）〜（ｃ）を繰り返したときにＳｉＣＮ５の凹みにＴａＮやＣｕが入り込み、凹みに入った上層配線のＴａＮやＣｕが研磨できずに残り、配線間がショート不良を起こす可能性がある。本発明では、リセス１０１の上にバリア絶縁膜を形成する際、ＳＰＩＮ−ＯＮ法を用いたため、上層配線でＴａＮ，Ｃｕの研磨残りのない、歩留まりの高い半導体装置とその製造方法が得られる。また、第１の実施の形態および第２の実施の形態と同様に、配線間のリークパス６は従来例（図６）に比べ長く、かつＴａＮをエッチングして形成したリセス部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少なく、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができる。また、本実施の形態では、絶縁膜バリアであるＳｉＣＮ５をＳＰＩＮ−ＯＮ法により塗布したが、Ｃｕを拡散させない低誘電率膜であるＢＣＢ等を代わりにＳＰＩＮ−ＯＮ法により塗布してもよい。この場合、ＢＣＢ膜はＳｉＯＣ膜１の役割も果たすので、図３においてＳｉＯＣ膜１とＳｉＣＮ膜５共にＢＣＢ膜で置き換えることができる。この場合はＢＣＢ膜の成膜は塗布１回で済ませることができる。
（第４の実施の形態）
本発明の第４の実施形態について、図４を参照しながら説明する。

図４は第４の実施の形態における半導体装置の製造方法を説明する工程断面図である。
まず、図４（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。次に、図４（ｂ）に示すように、ヴィアホール（図示せず）や配線溝底部に残っている有機物等を除去するために、半導体装置を、Ａｒを用い熱酸化膜除去換算で２ｎｍスパッタエッチする。次に、バリアメタルとしてＴａＮ１０３を１０ｎｍ、Ｔａ１０４を１０ｎｍ、主としてスパッタ法で堆積し、次に、Ｃｕ４をスパッタ法で７０ｎｍと電解メッキ法にて５００ｎｍ堆積する。この後、図４（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域以外のＣｕ４，ＴａＮ１０３およびＴａ１０４を除いてＣｕ配線を形成する。次に、図４（ｄ）で示すように、ＴａＮ１０３のみを３０ｎｍ深さまでＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２Ｏの混合液でウエットエッチし、リセス１０１を形成する。次に、Ｃｕの表面は図４（ｃ）の工程後、酸化しているため、ＮＨ_３プラズマ等の還元処理を行った後、図４（ｅ）で示すように上部絶縁膜（図示せず）へのＣｕ拡散を防ぐためのＳｉＣＮ５をプラズマＣＶＤ法にて堆積する。以後、図４（ａ）〜（ｅ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。

本発明では、Ｃｕのバリアメタル層を２層とし、Ｃｕに接している側のバリアメタル層（Ｔａ１０４）には凹部を形成しないという構造を有する。本構造では、第１の実施の形態１と同様に配線間のリークパス６は従来例（図６）に比べ長く、かつＴａＮをエッチングして形成したリセス部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少なく、ＢＴＳ不良を防止し、半導体装置の動作不良を低減することができるという第１の実施の形態の利点はほぼそのまま有している。本実施の形態では、それに加えて、Ｃｕ側面に接したメタルのバリア層Ｔａ１０４によりさらにＣｕの拡散を防ぐことができるため、よりＢＴＳ不良を抑制することができる。

また、実施の形態３のように、ＳｉＣＮ５をＳＰＩＮ−ＯＮ法にて堆積することもできる。
本実施の形態では、２層のバリアメタルとしてＴａＮ１０３とＴａ１０４の組み合わせを用いたが他の組み合わせを用いてもよい。例えば、ＴａＮ１０３とＴａ１０４の代わりにそれぞれ、ＷとＴａＮの組み合わせを用いれば、ＷのみをＨ_２Ｏ＋Ｈ_２Ｏ_２＋ＮＨ_４ＯＨで選択エッチングすることができる。
（第５の実施の形態）
本発明の第５の実施形態について、図５を参照しながら説明する。

図５は第５の実施の形態における半導体装置の製造方法を説明する工程断面図である。
まず、図５（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚のＳｉＯＣ１中に深さ３００ｎｍの配線溝２が形成される。次に、図５（ｂ）に示すように、ヴィアホール（図示せず）や配線溝底部に残っている有機物等を除去するために、半導体装置を、Ａｒを用い熱酸化膜除去換算で２ｎｍスパッタエッチする。次に、バリアメタルとしてＴａＮ３を１５ｎｍ主としてスパッタ法で堆積し、次に、Ｃｕ４をスパッタ法で７０ｎｍと電解メッキ法にて５００ｎｍ堆積する。この後、図５（ｃ）のようにＣＭＰ法にて配線以外の領域でＳｉＯＣ１が露出するまで研磨し、配線領域外のＣｕ４とＴａＮ３を除いてＣｕ配線を形成する。次に、図５（ｄ）で示すように、ＴａＮ３のみを３０ｎｍ深さまでＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２ＯまたはＨＮＯ_３＋ＨＦ＋Ｈ_２Ｏの混合液でウエットエッチし、リセス１０１を形成する。この後、図５（ｅ）で示すように、Ｃｕ配線上に、上部絶縁膜（図示せず）へのＣｕ拡散を防ぐためのＣｏＷＰ１０５が、ＣｏＳＯ_４、ＮＨ_４−ｃｉｔｒａｔｅ、ＮＨ_４Ｈ_２ＰＯ_２、ＷＯ_３、ＴＭＡＨの混合液により無電解メッキ法により堆積される。次に上部層の配線構造の絶縁膜となる第２のＳｉＯＣ１０６を堆積する。以後、図５（ａ）〜（ｆ）を繰り返し、半導体基板上にＣｕ溝配線を有する多層配線が形成される。

本発明でも第１の実施の形態の場合と同様、配線表面のＴａＮ３領域を除去してリセス１０１を形成した分、配線間のリークパス６はリセス１０１を形成しない場合に比べ長く、ＴａＮ３をエッチングして形成したリセス１０１部分のＳｉＯＣ１にはＣＭＰによるダメージが入っていないので、リークの原因となるような欠陥が少ないため、高温電界印加時の配線間のリーク電流（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することができる。

このようにＳｉＣＮ等の絶縁膜バリアではなくＣｏＷＰ等のＣａｐバリアメタルを形成した構造にも本発明は有効である。本実施の形態ではＣｏＷＰ１０５を用いたが、ＣｏＷＰの代わりにＣｏＳＯ_４、（ＣＨ_３）_２ＮＨＢＨ_３、（ＮＨ_４）_２ＨＣ_６Ｈ_５Ｏ_７、Ｈ_２ＷＯ_４、ＴＭＡＨの混合液による無電解メッキ法でＣｏＷＢをＣｕ配線上のみに選択的に形成してもよい。あるいは選択Ｗ−ＣＶＤ法によりＣｕ配線上のみにＷを選択的に形成してもよい。

また、第４の実施の形態における２層構造のバリアメタルおよび配線上に、ＣｏＷＰ等のＣａｐバリアメタルを形成しても同様の効果を奏する。
最後に、第１〜５の実施の形態では低誘電率膜としてＳｉＯＣ１を用いたがＢＣＢ等の有機低誘電率膜を用いてもよい。この場合、ＣＦ_４のドライエッチにより、有機低誘電率膜とＣｕをエッチングせずに、ＴａＮのみをエッチングすることができる。従ってＣＦ_４のドライエッチによりバリアメタル部にリセスを形成するという工程を用いてもよい。

また、ＴａＮ３スパッタの前処理としてＡｒスパッタを用いたが、水素雰囲気でのアニール処理等を代わりに用いることにより、Ａｒスパッタ処理を用いなくてもよい。

本発明は、配線間のリーク電流の経時劣化（ＢＴＳ不良）を防止し、半導体装置の動作不良を低減することができ、Ｃｕ溝配線を有する半導体装置とその製造方法等に有用である。

第１の実施の形態における半導体装置の製造方法を説明する工程断面図 第２の実施の形態における半導体装置の製造方法を説明する工程断面図 第３の実施の形態における半導体装置の製造方法を説明する工程断面図 第４の実施の形態における半導体装置の製造方法を説明する工程断面図 第５の実施の形態における半導体装置の製造方法を説明する工程断面図 従来の半導体装置におけるバリア絶縁膜形成工程を示す工程断面図

符号の説明

１ ＳｉＯＣ
２ 配線溝
３ ＴａＮ
４ Ｃｕ
５ ＳｉＣＮ
６ リークパス
１０１ リセス
１０２ ボイド
１０３ ＴａＮ
１０４ Ｔａ
１０５ ＣｏＷＰ
１０６ 第２のＳｉＯＣ

Claims (14)

1. 配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、
   前記基板上に前記絶縁膜を堆積する工程と、
   前記絶縁膜に配線溝を形成する工程と、
   前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、
   前記配線溝を充填するように導電体を堆積する工程と、
   前記配線溝上以外の前記第１のバリアメタルおよび前記導電体とを除去して平坦化する工程と、
   前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、
   前記リセス，前記導電体の上面および前記絶縁膜の上面とにバリア絶縁膜を堆積する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、
   前記基板上に前記絶縁膜を堆積する工程と、
   前記絶縁膜に配線溝を形成する工程と、
   前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、
   前記第１のバリアメタル上および側壁に第２のバリアメタルを堆積する工程と、
   前記配線溝を充填するように導電体を堆積する工程と、
   前記配線溝上以外の前記第１のバリアメタル，前記第２のバリアメタルおよび前記導電体とを除去して平坦化する工程と、
   前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、
   前記リセス，前記導電体の上面および前記絶縁膜の上面とにバリア絶縁膜を堆積する工程と
   を有することを特徴とする半導体装置の製造方法。
3. 前記バリア絶縁膜を堆積する際に、供給律速状態で堆積することにより、前記リセス部にボイドを有する前記バリア絶縁膜を形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
4. 前記供給律速状態での堆積による前記バリア絶縁膜の形成として、成膜圧を１００Ｐａ以下にして前記バリア絶縁膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記バリア絶縁膜の堆積をＳＰＩＮ−ＯＮ法で行うことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
6. 配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、
   前記基板上に前記絶縁膜を堆積する工程と、
   前記絶縁膜に配線溝を形成する工程と、
   前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、
   前記配線溝を充填するように導電体を堆積する工程と、
   前記配線溝上以外の前記第１のバリアメタルおよび前記導電体とを除去して平坦化する工程と、
   前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、
   前記リセスおよび前記導電体の上面に第３のバリアメタルを堆積する工程と
   を有することを特徴とする半導体装置の製造方法。
7. 配線を備える１または複数の絶縁膜を基板上に積層して成る半導体装置の配線層を形成するに際し、
   前記基板上に前記絶縁膜を堆積する工程と、
   前記絶縁膜に配線溝を形成する工程と、
   前記配線溝を含む前記絶縁膜表面に第１のバリアメタルを堆積する工程と、
   前記第１のバリアメタル上および側壁に第２のバリアメタルを堆積する工程と、
   前記配線溝を充填するように導電体を堆積する工程と、
   前記配線溝上以外の前記第１のバリアメタル，前記第２のバリアメタルおよび前記導電体とを除去して平坦化する工程と、
   前記第１のバリアメタルの上端部分を除去してリセスを形成する工程と、
   前記リセス，前記第２のバリアメタルおよび前記導電体の上面に第３のバリアメタルを堆積する工程と
   を有することを特徴とする半導体装置の製造方法。
8. 基板上に１または複数層積層される絶縁膜と、
   前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、
   前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、
   前記配線溝に充填される導電体と、
   前記リセス，前記導電体の上面および前記絶縁膜の上面とに堆積されたバリア絶縁膜と
   を有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする半導体装置。
9. 基板上に１または複数層積層される絶縁膜と、
   前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、
   前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、
   前記第１のバリアメタル上および側面に形成された第２のバリアメタルと、
   前記配線溝に充填される導電体と、
   前記リセス，前記導電体の上面および前記絶縁膜の上面とに堆積されたバリア絶縁膜と
   を有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする半導体装置。
10. 前記リセスにボイドが形成されることを特徴とする請求項８または請求項９のいずれかに記載の半導体装置。
11. 前記バリア絶縁膜の上面が平坦であることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
12. 基板上に１または複数層積層される絶縁膜と、
    前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、
    前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、
    前記配線溝に充填される導電体と、
    前記リセスおよび前記導電体の上面とに堆積された第３のバリアメタルと
    を有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする半導体装置。
13. 基板上に１または複数層積層される絶縁膜と、
    前記絶縁膜上に形成されて表面角部がリセス状の配線溝と、
    前記配線溝の底面及び前記リセスより下の側面に形成された第１のバリアメタルと、
    前記第１のバリアメタル上および側面に形成された第２のバリアメタルと、
    前記配線溝に充填される導電体と、
    前記リセスおよび前記導電体の上面とに堆積された第３のバリアメタルと
    を有し、前記配線溝の側面における前記第１のバリアメタルの上端面は前記絶縁膜の上面及び前記導電体の上面よりも低いことを特徴とする半導体装置。
14. 前記伝導体が銅または銅を含む合金から成ることを特徴とする請求項８〜１３のいずれかに記載の半導体装置。

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