KR100638968B1 - 반도체 소자의 배선 형성 방법 - Google Patents
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Abstract
본 발명의 목적은 구리 배선에 발생되는 스크래치를 보상하여 다층 구리 배선 형성 시 스크래치 위로 배선 층간 절연막에 구리막이 잔류하는 것을 방지할 수 있는 반도체 소자의 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 배선 형성 방법은 반도체 기판 상에 기판을 일부 노출시키는 제1 다마신 홈이 형성된 제1 층간 절연막을 형성하고, 제1 다마신 홈을 매립하도록 제1 층간절연막 상에 제1 구리막을 형성하고, 제1 구리막을 분리시켜 제1 구리 배선을 형성하고, 제1 구리 배선 표면에 발생되는 스크래치를 매립하도록 기판 전면 상에 포토레지스트막을 형성하고, 스크래치에만 남도록 포토레지스트막을 제거하고, 기판 전면 상에 제1 구리 배선을 일부 노출시키는 제2 다마신 홈을 구비한 제2 층간 절연막을 형성하고, 제2 다마신 홈을 매립하도록 제2 층간 절연막 상에 제2 구리막을 형성하고, 제2 구리막을 분리시켜 제2 구리 배선을 형성하는 단계들을 포함한다.
구리, 배선, 다마신, 스크래치, 포토레지스트막, CMP
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 구리막을 이용한 반도체 소자의 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에서 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
기존에는 반도체 소자의 배선 재료로 주로 텅스텐과 알루미늄 합금 등의 금속을 사용하였다. 그러나, 텅스텐과 알루미늄 합금은 반도체 소자의 고집적화 및 고속화 추세에 대응하기에는 비저항이 크고 일렉트로 마이그레이션(electro migration; EM)이나 스트레스 마이그레이션(stress migration; SM) 등의 문제로 인해 배선의 신뢰성을 확보하기가 어렵다.
상기 EM은 배선 내의 전류 밀도 증가로 인해 발생하는 불량으로 배선 폭의 미세화에 의해 발생하며, SM은 배선에 잡아당기는 기계적 응력이 가해져 생기는 불량으로 배선간 절연을 위한 절연막과 배선 사이의 열팽창계수 차이로 인해 발생하고 배선폭의 미세화에 따라 커지는 경향이 있다.
따라서, 최근에는 텅스텐과 알루미늄 합금 대신 비저항이 작고 EM 및 SM에 대한 저항성이 우수한 구리를 이용하여 배선을 형성하는 기술에 대한 연구가 활발히 진행되고 있다.
상기 구리는 식각에 의한 패터닝이 어렵기 때문에 배선 형성 시 다마신(damascene) 공정을 적용하고 있다.
종래 다마신 공정에 의한 구리 배선 형성은 절연막에 비아홀과 배선 형상의 트렌치로 이루어진 다마신 홈을 형성하고, 다마신 홈에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전기 도금법에 의해 다마신 홈을 구리막으로 채우고, 화학기계연마(chemical mechanical polishing; CMP, 이하 'CMP'라 칭함) 공정에 의해 구리막을 서로 분리시키는 과정으로 이루어진다.
상기 다마신 홈은 절연막을 식각하여 비아홀을 먼저 형성하고 다시 절연막을 식각하여 비아홀 상부에 배선 형상의 트렌치를 형성하는 비아 퍼스트(via first) 법이나, 이 비아 퍼스트법과 반대로 절연막에 트렌치를 먼저 형성하고 비아홀을 형성하는 트렌치 퍼스트(trench first)법 또는 비아홀과 트렌치를 동시에 형성하는 자기정렬법 등에 의해 형성한다.
한편, 반도체 소자의 고집적화 및 고속화가 가속화되면서 디자인룰(design rule)은 점점 더 감소하고 메모리 셀들이 스택(stack) 구조화되어 가고 있다. 이에 따라, 각 셀들간의 전기적 연결을 위한 배선을 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정이 용이하도록 다층으로 형성하고 있다.
그런데, 상기 다마신 공정을 이용하여 구리 배선을 형성할 때 진행하는 CMP 공정으로 인해 구리 배선 표면에 스크래치(scratch)가 발생할 수 있다. 이때, 상술한 바와 같은 다층 구조의 구리 배선 형성시, 하부 구리 배선에서 스크래치가 발생하게 되며, 스크래치가 발생한 부분에는 구리막이 잔류할 수 있다. 여기서, 발생한 구리막의 잔여물은 상부 구리 배선의 측벽과 접하고 있는 배선 절연막에 잔류할 가능성이 높다.
상기 배선 층간 절연막에 잔류하는 구리막은 층간 절연막의 절연 특성을 저하시키고 심한 경우에는 인접 배선간 단락을 유발함으로써, 결국 소자의 신뢰성 및 수율을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 구리 배선에 발생되는 스크래치를 보상하여 다층 구리 배선 형성 시 스크래치 위로 배선 층간 절연막에 구리막이 잔류하는 것을 방지할 수 있는 반도체 소자의 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 층간 절연막에 의해 서로 분리되어 배치되고 표면에 스크래치가 발생된 배선이 형성된 반도체 기판을 준비하고, 스크래치를 매립하도록 기판 전면 상에 포토레지스트막을 형성하고, 스크래치에만 남도 록 포토레지스트막을 제거하는 단계들을 포함하는 반도체 소자의 배선 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 기판을 일부 노출시키는 제1 다마신 홈이 형성된 제1 층간 절연막을 형성하고, 제1 다마신 홈을 매립하도록 제1 층간절연막 상에 제1 구리막을 형성하고, 제1 구리막을 분리시켜 제1 구리 배선을 형성하고, 제1 구리 배선 표면에 발생되는 스크래치를 매립하도록 기판 전면 상에 포토레지스트막을 형성하고, 스크래치에만 남도록 포토레지스트막을 제거하고, 기판 전면 상에 제1 구리 배선을 일부 노출시키는 제2 다마신 홈을 구비한 제2 층간 절연막을 형성하고, 제2 다마신 홈을 매립하도록 제2 층간 절연막 상에 제2 구리막을 형성하고, 제2 구리막을 분리시켜 제2 구리 배선을 형성하는 단계들을 포함하는 반도체 소자의 배선 형성 방법을 제공한다.
여기서, 포토레지스트막을 제거하는 단계는 산소 플라즈마를 이용한 제1 건식 식각 공정에 의해 포토레지스트막을 약70% 정도 제거하고, 산소 플라즈마를 이용한 제2 건식 식각 공정에 의해 스크래치에만 남도록 제1 층간 절연막 위의 포토레지스트막을 제거하는 단계들을 포함한다.
바람직하게, 제1 건식 식각 공정은 600 내지 800 mTorr의 압력과 1800 내지 2200 W의 소오스 전력 및 0 W의 바이어스 전력 하에서 수행하고, 제2 건식 식각 공정은 200 내지 400 mTorr의 압력과 0 W의 소오스 전력 및 400 내지 600 W의 바이어스 전력 하에서 수행한다.
또한, 제2 구리막을 형성하기 전에 산소 및 질소 플라즈마를 이용한 제3 건 식 식각 공정을 수행할 수 있는데, 이때 제3 건식 식각 공정은 0.8 내지 1.2 Torr의 압력과 1000 내지 2000 W의 소오스 전력 하에서 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 배선 형성 방법을 설명한다.
도 1a를 참조하면, 반도체 기판(10) 상에 제1 층간 절연막(12)을 형성하고, 제1 층간 절연막(12)에 비아홀(14a)과 배선 형상의 트렌치(14b)로 이루어져 기판(10)을 일부 노출시키는 제1 다마신 홈(14)을 형성한다.
여기서, 제1 다마신 홈(14)은 제1 층간 절연막(12)을 식각하여 비아홀(14a)을 먼저 형성하고 다시 제1 층간 절연막(12)을 식각하여 비아홀(14a) 상부에 트렌치(14b)를 형성하는 비아 퍼스트법이나, 이 비아 퍼스트법과 반대로 제1 층간절연막(12)에 트렌치(14b)를 먼저 형성하고 나중에 비아홀(14a)을 형성하는 트렌치 퍼스트법 또는 비아홀(14a)과 트렌치(14b)를 동시에 형성하는 자기정렬법 등에 의해 형성할 수 있다.
그 다음, 제1 다마신 홈(14)을 포함하는 제1 층간 절연막(12) 표면에 제1 구리 시드(seed)층을 형성하고, 이 제1 구리 시드층을 이용하여 전기 도금법에 의해 제1 다마신 홈(14)을 채우도록 제2 구리막을 형성한 후, 화학기계연마(CMP) 공정에 의해 제2 구리막을 분리시켜 제1 구리 배선(16)을 형성한다.
이때, 도면에 도시된 바와 같이 CMP 공정으로 인해 제1 구리 배선(16) 표면에 스크래치(100)가 발생할 수 있다. 이때, 스크래치(100)가 존재하는 부분에는 제1 구리 배선(16)으로부터 분리된 제2 구리막(도시하지 않음)이 잔류할 수 있다.
도 1b를 참조하면, 스크래치(100)를 채우도록 기판(10)의 전면 상부에 매립용 물질막으로서 포토레지스트막(18)을 형성한다.
포토레지스트막(18)은 갭 매립(gap filling) 특성이 우수하고 제1 구리 배선(16) 및 제1 층간 절연막(12)에 대하여 높은 식각 선택비를 가지기 때문에 리세스(recess)를 수행하기에 용이하다.
도 1c를 참조하면, 산소(O2) 플라즈마를 이용한 제1 건식 식각 공정을 수행하여 포토레지스트막(18)의 일부, 바람직하게는 전체 포토레지스트막(18)의 약 70% 정도를 제거하고, 다시 산소 플라즈마를 이용한 제2 건식 식각 공정을 수행하여 스크래치(100) 부분에만 남도록 제1 층간 절연막(12) 위의 포토레지스트막(18)을 완전히 제거한다.
여기서, 제1 건식 식각 공정은 600 내지 800 mTorr의 압력과 1800 내지 2200 W의 소오스 전력 및 0 W의 바이어스 전력 하에서 산소의 유량을 450 내지 550 sccm으로 조절하고 온도를 20 내지 30 ℃로 조절하여 20 내지 30 초 동안 수행한다.
바람직하게, 제1 건식 식각 공정은 700 mTorr의 압력과 2000 W의 소오스 전력 및 0 W의 바이어스 전력 하에서 O2의 유량을 500 sccm으로 조절하고 온도를 25 ℃로 조절하여 30초 동안 수행한다.
이와 같이, 바이어스 전력을 0W로 하고 소오스 전력만을 인가하여 식각 공정 을 수행하면 방향성이 없이 포토레지스트막(18)이 제거되므로 적정 두께까지 포토레지스트막(18)을 전체적으로 제거할 수 있다.
제2 건식 식각 공정은 200 내지 400 mTorr의 압력과 0 W의 소오스 전력 및 400 내지 600 W의 바이어스 전력 하에서 산소의 유량을 200 내지 300 sccm 으로 조절하고 온도를 20 내지 30 ℃로 조절하여 20 내지 30초 동안 수행한다.
바람직하게, 제2 건식 식각 공정은 300 mTorr의 압력과 0 W의 소오스 전력 및 500 W의 바이어스 전력 하에서 산소의 유량을 250 sccm으로 조절하고 온도를 25 ℃로 조절하여 30초 동안 수행한다.
이와 같이, 소오스 전력을 0W로 하고 바이어스 전력만을 인가하여 식각 공정을 수행하면 수직으로 포토레지스트막(18)이 제거되므로 스크래치(100)가 있는 부분에만 포토레지스트막(18)을 남길 수 있다.
도 1d를 참조하면, 기판(10)의 전면 상에 제2 층간 절연막(20)을 형성하고, 제2 층간 절연막(20)에 비아홀(22a)과 배선 형상의 트렌치(22b)로 이루어져 제1 구리 배선(16)을 일부 노출시키는 제2 다마신 홈(22)을 형성한다.
여기서, 제2 다마신 홈(22)은 제1 다마신 홈(14)과 마찬가지로 비아 퍼스트법이나 트렌치 퍼스트법 또는 자기정렬법 등에 의해 형성할 수 있다.
그 후, 산소(O2) 및 질소(N2) 플라즈마를 이용한 제3 건식 식각 공정을 수행하여 제2 다마신 홈(22) 내부로 노출되는 제1 구리 배선(16) 표면에 잔류할 수 있는 포토레지스트막(미도시)을 제거한다.
여기서, 제3 건식 식각 공정은 0.8 내지 1.2 Torr의 압력과 1000 내지 2000 W의 소오스 전력 하에서 산소와 질소의 유량을 각각 1900 내지 2100 sccm과 180 내지 220 sccm 으로 조절하고 온도를 200 내지 300℃로 조절하여 수행한다.
바람직하게, 제3 건식 식각 공정은 1 Torr의 압력과 1500 W의 소오스 전력 하에서 산소와 질소의 유량을 각각 2000 scccm과 200 sccm 으로 조절하고 온도를 250℃로 조절하여 수행한다.
즉, 제2 다마신 홈(22) 형성 후 그 내부로 스크래치(100) 부분을 매립하는 포토레지스트막(18)이 노출될 수 있기 때문에, 상기 제3 건식 식각 공정을 수행하여 제2 다마신 홈(22) 내부로 노출되는 제1 구리 배선(16) 표면에 포토레지스트막이 잔류하는 것을 방지하면 이후 형성되는 제2 구리 배선과 제1 구리 배선(16) 사이의 콘택 특성 저하를 예방할 수 있다.
그 다음, 제2 다마신 홈(22)을 포함하는 제2 층간 절연막(20) 표면에 제2 구리 시드층을 형성하고, 이 제2 구리 시드층을 이용하여 전기 도금법에 의해 제2 다마신 홈(22)을 채우도록 제2 구리막을 형성한 후, 화학기계연마(CMP) 공정에 의해 제2 구리막을 분리시켜 제2 구리 배선(24)을 형성한다.
이때, 제1 구리 배선(16)에 발생된 스크래치(100)가 포토레지스트막(18)으로 채워져 있기 때문에, 스크래치(100) 위로 제2 층간 절연막(20)에 구리막이 잔류하는 현상이 발생되지 않는다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발의 범위에 속하는 것은 당연하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 배선 형성 방법은 구리 배선에 발생된 스크래치를 포토레지스트막으로 보상하여 다층 구리 배선 형성 시 스크래치 위로 배선 층간 절연막에 구리막이 잔류하는 것을 방지할 수 있다.
따라서, 배선 층간 절연막에 잔류하는 구리막으로 인해 야기되는 배선 층간 절연막의 절연 특성 저하 및 인접 배선간 단락 등을 방지할 수 있다.
그 결과, 반도체 소자의 수율 및 신뢰성을 개선할 수 있다.
Claims (9)
- 층간 절연막에 의해 서로 분리되어 배치되고 표면에 스크래치가 발생된 배선이 형성된 반도체 기판을 준비하고;상기 스크래치를 매립하도록 상기 기판 전면 상에 포토레지스트막을 형성하고;상기 스크래치에만 남도록 상기 포토레지스트막을 제거하는 단계들을 포함하는 반도체 소자의 배선 형성 방법.
- 반도체 기판 상에 상기 기판을 일부 노출시키는 제1 다마신 홈이 형성된 제1 층간 절연막을 형성하고;상기 제1 다마신 홈을 매립하도록 상기 제1 층간절연막 상에 제1 구리막을 형성하고;상기 제1 구리막을 분리시켜 제1 구리 배선을 형성하고;상기 제1 구리 배선 표면에 발생되는 스크래치를 매립하도록 상기 기판 전면 상에 포토레지스트막을 형성하고;상기 스크래치에만 남도록 상기 포토레지스트막을 제거하고;상기 기판 전면 상에 상기 제1 구리 배선을 일부 노출시키는 제2 다마신 홈을 구비한 제2 층간 절연막을 형성하고;상기 제2 다마신 홈을 매립하도록 제2 층간 절연막 상에 제2 구리막을 형성 하고;상기 제2 구리막을 분리시켜 제2 구리 배선을 형성하는 단계들을 포함하는 반도체 소자의 배선 형성 방법.
- 제2 항에 있어서,상기 포토레지스트막을 제거하는 단계는산소 플라즈마를 이용한 제1 건식 식각 공정에 의해 상기 포토레지스트막을 일부 제거하고;산소 플라즈마를 이용한 제2 건식 식각 공정에 의해 상기 스크래치에만 남도록 상기 제1 층간 절연막 위의 상기 포토레지스트막을 제거하는 단계들을 포함하는 반도체 소자의 배선 형성 방법.
- 제3 항에 있어서,상기 제1 건식 식각 공정은 상기 포토레지스트막이 약 70% 정도 제거되도록 수행하는 반도체 소자의 배선 형성 방법.
- 제3 항 또는 제4 항에 있어서,상기 제1 건식 식각 공정은 600 내지 800 mTorr의 압력과 1800 내지 2200 W의 소오스 전력 및 0 W의 바이어스 전력 하에서 수행하는 반도체 소자의 배선 형성 방법.
- 제5 항에 있어서,상기 제2 건식 식각 공정은 200 내지 400 mTorr의 압력과 0 W의 소오스 전력 및 400 내지 600 W의 바이어스 전력 하에서 수행하는 반도체 소자의 배선 형성 방법.
- 제3 항에 있어서,상기 제2 구리막을 형성하는 단계 이전에산소 및 질소 플라즈마를 이용한 제3 건식 식각 공정을 수행하는 단계를 더욱 포함하는 반도체 소자의 배선 형성 방법.
- 제7 항에 있어서,상기 제3 건식 식각 공정은 0.8 내지 1.2 Torr의 압력과 1000 내지 2000 W의 소오스 전력 하에서 수행하는 반도체 소자의 배선 형성 방법.
- 제2 항에 있어서,상기 제1 구리 배선을 형성하는 단계와 상기 제2 구리 배선을 형성하는 단계에서,상기 제1 구리막과 상기 제2 구리막의 분리는 각각 화학기계연마 공정으로 수행하는 반도체 소자의 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050041487A KR100638968B1 (ko) | 2005-05-18 | 2005-05-18 | 반도체 소자의 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050041487A KR100638968B1 (ko) | 2005-05-18 | 2005-05-18 | 반도체 소자의 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100638968B1 true KR100638968B1 (ko) | 2006-10-25 |
Family
ID=37621893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050041487A KR100638968B1 (ko) | 2005-05-18 | 2005-05-18 | 반도체 소자의 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100638968B1 (ko) |
-
2005
- 2005-05-18 KR KR1020050041487A patent/KR100638968B1/ko not_active IP Right Cessation
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