JP2011511469A - 高い漏れ抵抗を有する相互接続構造体 - Google Patents
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Abstract
【解決手段】 導電性構造部(すなわち、導電性材料)が誘電体材料の上面と同一平面上にはなく、代わりに導電性材料が誘電体材料の上面より下に陥凹する、相互接続構造体が提供される。誘電体材料の上面より下に陥凹することに加えて、相互接続構造体の導電性材料は、あらゆる面(すなわち、側壁面、上面及び底面)が拡散障壁材料で囲われる。従来技術の相互接続構造体とは異なり、陥凹した導電性材料の上面上に配置された障壁材料は、開口部が陥凹した導電性材料を含むように配置される。
【選択図】 図9
Description
約4.0又はそれより低い誘電率を有する誘電体材料と、
誘電体材料内に埋め込まれた、側壁面、底面及び上面を有する導電性材料であって、導電性材料の上面は誘電体材料の上面より下に配置される、導電性材料と、
導電性材料の側壁面及び底面上に配置された少なくともU字形状の拡散障壁と、
導電性材料の上面上に配置され、かつ、少なくともU字形状の障壁の上部側壁面と接触している縁部を有する、拡散障壁特性を有する絶縁又は金属層と、
を含む。
約4.0又はそれより低い誘電率を有する誘電体材料と、
誘電体材料内に埋め込まれた、側壁面、底面及び上面を有する銅含有導電性材料であって、銅含有導電性材料の上面は誘電体材料の上面より下に配置される、銅含有導電性材料と、
銅含有導電性材料の側壁面及び底面上に配置された少なくともU字形状の拡散障壁と、
導電性材料の上面上に配置され、かつ、少なくともU字形状の障壁の少なくとも上部側壁面と接触する縁部をもつ、拡散障壁特性を有する絶縁又は金属層と、
を含む相互接続構造体が提供される。
約4.0又はそれより低い誘電率を有する誘電体材料内に少なくとも1つの開口部を形成するステップであって、誘電体材料は、パターン形成されたハードマスクがその上面上に配置されている、ステップと、
少なくとも1つの開口部及びパターン形成されたハードマスクを拡散障壁でライニングするステップと、
少なくとも1つの開口部を導電性材料で部分的に充填するステップであって、導電性材料は、誘電体材料の上面より下に配置される、ステップと、
少なくとも1つの開口部内、導電性材料の上面上、並びにパターン形成されたハードマスクをライニングする拡散障壁の上に、拡散障壁特性を有する絶縁又は金属材料を形成するステップと、
拡散障壁特性を有する絶縁又は金属材料の別の部分を少なくとも1つの開口部内に保持しながら、誘電体材料の上面の上方にある、拡散障壁特性を有する絶縁又は金属材料の部分、拡散障壁、並びにパターン形成されたハードマスクを除去し、少なくとも1つの開口部内にU字形状の拡散障壁を形成するステップであって、拡散障壁特性を有する絶縁又は金属材料の別の部分は、誘電体材料の上面と同一平面上にあり、導電性材料は導電性材料の側壁面及び底面上に配置されたU字形状の拡散障壁で完全に囲まれ、拡散障壁特性を有する絶縁又は金属材料の別の部分は導電性材料の上面上に配置される、ステップと、
を含む、相互接続構造体を製造する方法を提供する。
12:誘電体材料
14:Cu構造部
16、58:拡散障壁
18、64:誘電体キャップ層
20:Cu残留物
50:初期構造体
52:誘電体材料
54:ハードマスク
56:開口部
60:導電性材料
62:平坦化停止層(拡散障壁特性を有する絶縁又は金属材料)
62´:拡散障壁特性
E:縁部
Claims (25)
- 4.0又はそれより低い誘電率を有する誘電体材料と、
前記誘電体材料内に埋め込まれた、側壁面、底面及び上面を有する導電性材料であって、前記導電性材料の前記上面は前記誘電体材料の上面より下に配置される、導電性材料と、
前記導電性材料の前記側壁面及び前記底面上に配置された少なくともU字形状の拡散障壁と、
前記導電性材料の前記上面上に配置され、かつ、少なくとも前記U字形状の障壁の上部側壁面と接触している縁部を有する、拡散障壁特性を有する絶縁又は金属層と、
を含む相互接続構造体。 - 前記誘電体材料の前記上面、及び、前記拡散障壁特性を有する絶縁又は金属層の上面上に配置された誘電体キャップ層をさらに含む、請求項1に記載の相互接続構造体。
- 前記誘電体キャップ層は、SiC、Si4NH3、SiO2、炭素ドープ酸化物、並びに窒素及び水素ドープ炭化シリコンSiC(N,H)のうちの1つを含む、請求項2に記載の相互接続構造体。
- 前記誘電体材料は、SiO2、シルセスキオキサン、Si、C、O及びH原子を含むCドープ酸化物、並びに熱硬化性ポリアリーレンエーテルのうちの1つを含む、前記請求項のいずれかに記載の相互接続構造体。
- 前記U字形状の拡散障壁は、Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W又はWNを含む、前記請求項のいずれかに記載の相互接続構造体。
- 前記導電性材料と前記U字形状の拡散障壁との間に配置されたU字形状のめっきシード層をさらに含み、前記U字形状のめっきシード層は、Cu、Cu合金、Ir、Ir合金、Ru、又はRu合金を含む、前記請求項のいずれかに記載の相互接続構造体。
- 前記導電性材料は、純粋形態又は合金化形態のCu、W、又はAlを含む、前記請求項のいずれかに記載の相互接続構造体。
- 前記拡散障壁特性を有する絶縁又は金属層は、炭化シリコン、窒化シリコン、窒素及び水素ドープ炭化シリコン、並びに純粋形態、合金化形態、又は窒化形態のTa、Ru、Ir、W、Co、Ti及びRhから選択される金属材料のうちの1つを含む、前記請求項のいずれかに記載の相互接続構造体。
- 4.0又はそれより低い誘電率を有する誘電体材料と、
前記誘電体材料内に埋め込まれた、側壁面、底面及び上面を有する銅含有導電性材料であって、前記銅含有導電性材料の前記上面は前記誘電体材料の上面より下に配置される、銅含有導電性材料と、
前記銅含有導電性材料の前記側壁面及び前記底面上に配置された少なくともU字形状の拡散障壁と、
前記導電性材料の前記上面上に配置され、かつ、少なくとも前記U字形状の障壁の少なくとも上部側壁面と接触する縁部をもつ、拡散障壁特性を有する絶縁又は金属層と、
を含む相互接続構造体。 - 前記誘電体材料の前記上面、及び、前記拡散障壁特性を有する絶縁又は金属層の上面上に配置された誘電体キャップ層をさらに含む、請求項9に記載の相互接続構造体。
- 前記誘電体キャップ層は、SiC、Si4NH3、SiO2、炭素ドープ酸化物、並びに窒素及び水素ドープ炭化シリコンSiC(N,H)のうちの1つを含む、請求項10に記載の相互接続構造体。
- 前記誘電体材料は、SiO2、シルセスキオキサン、Si、C、O及びH原子を含むCドープ酸化物、並びに熱硬化性ポリアリーレンエーテルのうちの1つを含む、請求項9から請求項11までのいずれかに記載の相互接続構造体。
- 前記U字形状の拡散障壁は、Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W又はWNを含む、請求項9から請求項12のいずれかに記載の相互接続構造体。
- 前記導電性材料と前記U字形状拡散障壁との間に配置されたU字形状のめっきシード層をさらに含み、前記U字形状のめっきシード層は、Cu、Cu合金、Ir、Ir合金、Ru、又はRu合金を含む、請求項9から請求項13までのいずれかに記載の相互接続構造体。
- 前記拡散障壁特性を有する絶縁又は金属層は、炭化シリコン、窒化シリコン、窒素及び水素ドープ炭化シリコン、並びに純粋形態、合金化形態、又は窒化形態のTa、Ru、Ir、W、Co、Ti及びRhから選択される金属材料のうちの1つを含む、請求項9から請求項14までのいずれかに記載の相互接続構造体。
- 相互接続構造体を形成する方法であって、
4.0又はそれより低い誘電率を有する誘電体材料内に少なくとも1つの開口部を形成するステップであって、前記誘電体材料は、パターン形成されたハードマスクがその上面上に配置されている、当該ステップと、
前記少なくとも1つの開口部及び前記パターン形成されたハードマスクを拡散障壁でライニングするステップと、
前記少なくとも1つの開口部を導電性材料で部分的に充填するステップであって、前記導電性材料は、前記誘電体材料の上面より下に配置される、当該ステップと、
前記少なくとも1つの開口部内、前記導電性材料の前記上面上、並びに前記パターン形成されたハードマスクをライニングする前記拡散障壁の上に、拡散障壁特性を有する絶縁又は金属材料を形成するステップと、
前記少なくとも1つの開口部内の前記拡散障壁特性を有する絶縁又は金属材料の別の部分を保持しながら、前記誘電体材料の前記上面の上方にある、前記拡散障壁特性を有する絶縁又は金属材料の部分、前記拡散障壁、並びに前記パターン形成されたハードマスクを除去し、前記少なくとも1つの開口部内にU字形状の拡散障壁を形成するステップであって、前記拡散障壁特性を有する絶縁又は金属材料の別の部分は、前記誘電体材料の前記上面と同一平面上にあり、前記導電性材料は前記導電性材料の側壁面及び底面上に配置された前記U字形状の拡散障壁で完全に囲まれ、前記拡散障壁特性を有する絶縁又は金属材料の前記別の部分は前記導電性材料の前記上面上に配置される、当該ステップと、
を含む方法。 - 前記誘電体材料の前記上面上、並びに、前記少なくとも1つの開口部内に残る前記拡散障壁特性を有する絶縁又は金属材料の前記別の部分の上面上に、誘電体キャップ層を形成するステップをさらに含む、請求項16に記載の方法。
- 前記拡散障壁は、Ta、TaN、Ti、TiN、Ru、RuN、RuTa、RuTaN、W又はWNを含む、請求項16又は請求項17に記載の方法。
- 前記拡散障壁は、化学気相堆積、プラズマ強化化学気相堆積、原子層堆積、物理気相堆積、スパッタリング、化学溶液堆積及びめっきによって形成される、請求項16から請求項18までのいずれかに記載の方法。
- 前記導電性材料と前記拡散障壁との間に配置されためっきシード層を形成するステップをさらに含み、前記めっきシード層は、Cu、Cu合金、Ir、Ir合金、Ru、又はRu合金を含む、請求項16から請求項19までのいずれかに記載の方法。
- 前記めっきシード層は、化学気相堆積、プラズマ強化化学気相堆積、原子層堆積、又は物理気相堆積によって形成される、請求項20に記載の方法。
- 前記導電性材料は、純粋形態又は合金化形態のCu、W又はAlを含む、請求項16から請求項21までのいずれかに記載の方法。
- 前記少なくとも1つの開口部を前記導電性材料で部分的に充填するステップは、化学気相堆積、スパッタリング、化学溶液堆積及びめっきから選択される堆積プロセスを含む、請求項16から請求項22までのいずれかに記載の方法。
- 前記少なくとも1つの開口部を前記導電性材料で部分的に充填するステップは、前記少なくとも1つの開口部を前記導電性材料で完全に充填し、陥凹するステップを含む、請求項16から請求項23までのいずれかに記載の方法。
- 前記拡散障壁特性を有する絶縁又は金属材料は、炭化シリコン、窒化シリコン、窒素及び水素ドープ炭化シリコン、並びに純粋形態、合金化形態、又は窒化形態のTa、Ru、Ir、W、Co、Ti及びRhから選択される金属材料のうちの1つを含む、請求項16から請求項24までのいずれかに記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/027,677 US20090200668A1 (en) | 2008-02-07 | 2008-02-07 | Interconnect structure with high leakage resistance |
US12/027,677 | 2008-02-07 | ||
PCT/EP2009/050627 WO2009098120A1 (en) | 2008-02-07 | 2009-01-21 | Interconnect structure with high leakage resistance |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011511469A true JP2011511469A (ja) | 2011-04-07 |
JP5462807B2 JP5462807B2 (ja) | 2014-04-02 |
Family
ID=40456771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010545424A Expired - Fee Related JP5462807B2 (ja) | 2008-02-07 | 2009-01-21 | 高い漏れ抵抗を有する相互接続構造体 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20090200668A1 (ja) |
JP (1) | JP5462807B2 (ja) |
KR (1) | KR20100109932A (ja) |
TW (1) | TW200947614A (ja) |
WO (1) | WO2009098120A1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
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- 2009-01-21 WO PCT/EP2009/050627 patent/WO2009098120A1/en active Application Filing
- 2009-01-21 JP JP2010545424A patent/JP5462807B2/ja not_active Expired - Fee Related
- 2009-01-21 KR KR1020107016446A patent/KR20100109932A/ko not_active Application Discontinuation
- 2009-08-11 US US12/539,488 patent/US20090298281A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
WO2009098120A1 (en) | 2009-08-13 |
JP5462807B2 (ja) | 2014-04-02 |
US20090298281A1 (en) | 2009-12-03 |
KR20100109932A (ko) | 2010-10-11 |
US20090200668A1 (en) | 2009-08-13 |
TW200947614A (en) | 2009-11-16 |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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|
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RD12 | Notification of acceptance of power of sub attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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