JP5285612B2 - 半導体デバイスおよび相互接続構造体の形成方法 - Google Patents

半導体デバイスおよび相互接続構造体の形成方法 Download PDF

Info

Publication number
JP5285612B2
JP5285612B2 JP2009532571A JP2009532571A JP5285612B2 JP 5285612 B2 JP5285612 B2 JP 5285612B2 JP 2009532571 A JP2009532571 A JP 2009532571A JP 2009532571 A JP2009532571 A JP 2009532571A JP 5285612 B2 JP5285612 B2 JP 5285612B2
Authority
JP
Japan
Prior art keywords
layer
dielectric
diffusion barrier
barrier layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009532571A
Other languages
English (en)
Other versions
JP2010507236A (ja
Inventor
ヤン、チーチャオ
ヤン、ヘイニング、エス
ウォン、キース、クォン、ホン
ファルーク、ムクタ、ジー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2010507236A publication Critical patent/JP2010507236A/ja
Application granted granted Critical
Publication of JP5285612B2 publication Critical patent/JP5285612B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体集積回路（ＩＣ）に関し、より特定的には、相互接続部の機械的強度及び信頼性を高める修正された構造体を有する、後工程（back-end-of-the-line、ＢＥＯＬ）相互接続部に関する。本発明はまた、修正された相互接続構造体を含む半導体ＩＣ構造体を製造する方法にも関する。
ダマシン・プロセスは、半導体デバイス内に、ライン又はビアのような金属構造部（feature）を形成するための周知の方法である。一般的なダマシン・プロセスにおいては、誘電体層が基板上に堆積され、誘電体の一部分が、マスク・パターンに従ってエッチングにより除去される。誘電体層内のエッチングされた領域は、バリア金属で内側を覆われ（ライニングされ）、次に金属で充填される。平坦化プロセスにおいて、誘電体層の上に堆積された余分なライナ及び金属が除去される。
ビア及びラインは、シングル・ダマシンとして周知の別個のダマシン・プロセスで形成することができる。基板上に金属ラインの層を形成するために、誘電体層が堆積され、誘電体層の部分が、所望のライン・パターンに対応するマスク・パターンに従って、エッチングにより除去される。次に、金属ラインが、誘電体層上、及び、誘電体層のエッチングされたライン領域内に堆積される。次に、エッチングされたライン領域が金属で充填され、平坦化プロセスにおいて、誘電体層の上の余分な金属及びライナが除去される。所望のビア・パターンに対応するマスク・パターンを有する類似したプロセスにおいて、ビアの層すなわち垂直方向の接続部が形成される。ビア及びラインの層を形成するためのシングル・ダマシン・プロセスにおいては、２つの金属充填ステップ及び２つの平坦化ステップが必要とされる。
ビア及びラインは、デュアル・ダマシン・プロセスで形成することもできる。基板上により厚い誘電体層が堆積され、誘電体層は、所望のビア・パターン及び所望のライン・パターンの両方に対応するマスク・パターンに従ってエッチングされる。ライナが、誘電体層上、及び、該層のエッチングされた領域内に堆積される。エッチングされた領域が金属で充填され、余分な金属及びライナが、平坦化プロセスによって除去される。
図１−図４は、様々な従来技術のデュアル・ダマシン構造体を示す。示されるデュアル・ダマシン構造体の各々は、紙の面に対して垂直に延びる金属相互接続部又はライン１１０を含む第１の誘電体１００を備える。相互接続部１１０は、拡散バリア材料１０５で囲まれ、第１の誘電体１００の表面上に、第１のパターン形成されたキャップ層１２０も存在する。第２の誘電体１３０が、第１のキャップ層１２０の上に配置される。第２の誘電体１３０は、下部１４８及び上部１５０を含むデュアル・ダマシン開口部が、内部に形成されている。下部１４８は、当技術分野においてビアと呼ばれ、上部１５０は、当技術分野においてライン（配線）と呼ばれる。
レベルの各々に用いられる誘電体は、一般に、二酸化シリコン、熱硬化性ポリアリーレン樹脂、炭素ドープ酸化物（ＳｉＣＯＨ）のような有機ケイ酸塩ガラス、又は他のいずれかのタイプのハイブリッド関連の誘電体からなる。ビア１４８は、下にある相互接続部１１０と接触し、ライン１５０は、特定の設計レイアウトによって必要とされるように、かなりの距離にわたって延びて、ＩＣの他の要素と接触する。図面においては、第２の誘電体１３０をエッチングするのに通常用いられるものとは異なるエッチング化学物質によって、ビア１４８の底部のキャップ層１２０の部分が除去された。パターン形成されたハードマスク１２２が、第２の誘電体１３０の上に配置される。
メタライゼーションの前に構造体の内部全体にわたってライナ１４０を堆積することは、従来技術において通常のことである。ライナ１４０及び１０５は、図１及び図３に示されるような単一の層としてもよく、或いは、図２及び図４に示されるような複数の層１４０、１４５及び１０５、１０６としてもよい。図３及び図４において、ライナ１４０は、ビア１４８の底部の水平面上に配置されていない。ライナ１４０、１４５は、例えば、Ｔａ、Ｔｉ、Ｒｕ、Ｉｒ及びＷのような高融点金属、又はＴａＮ、ＴｉＮ及びＷＮのような高融点金属窒化物からなる。具体的には示されていない随意的な接着層を用いて、ライナの第２の誘電体層１３０への接合を増強することができる。次に、Ａｌ、Ｗ、Ｃｕ、又はそれらの合金のような導電性材料（具体的には示されていない）を堆積して開口部を完全に充填し、導電的に充填されたビア及び導電的に充填されたラインを提供する。
図１−図４に示される従来技術の相互接続構造体に関連する１つの問題は、通常のチップ動作温度で良好な機械的接触を得るのが困難なことである。継続的なスケーリング及びＣｕ相互接続部における低ｋ誘電体の導入により、プロセスの複雑さの増大に加えて、信頼性の問題がより大きな問題になってきた。さらに、信頼性試験中、従来技術の相互接続構造体は、開回路又は高抵抗の接合部を呈することが多い。
図１を参照すると、ライナ１０５／キャップ層１２０／誘電体１００界面（「３点接合部」）は、機械的に脆弱な場所であり、図５に示されるような信頼性に関連した問題と関係している。銅の拡散及び短絡を可能にする絶縁破壊による故障は、信頼性の問題であり、これは、ＩＣの寸法が小さくなるにつれて、より重要になってきている。通常の回路動作条件の間、Ｃｕ原子は、Ｃｕ／キャップ層界面を通って拡散し得ることが観察されている。
この界面における脆弱な機械的強度は、誘電体内への銅の拡散をもたらし、回路の信頼性の低下を引き起こし得る。隣接する相互接続部間の間隔が減少するにつれて、この絶縁破壊は悪化する。さらに、電界の影響のもとで、バリア材料がないとき、銅イオンが誘電体内に容易に拡散し得ることは周知である。通常の回路動作条件のもとで、銅イオンが、Ｃｕ／キャップ層界面に沿って誘電体内に拡散し得ることが観察されている。
従って、上述した問題を回避する、新しい改善された相互接続構造体を提供する必要性がある。つまり、通常のチップ動作中に良好な機械的接触を有し、これを維持し、かつ、熱サイクル及び高温焼成のような種々の信頼性試験の際に故障しない相互接続構造体が必要とされる。
従って、本発明の目的は、相互接続部の信頼性を高める構造体を提供することである。本発明の別の目的は、Ｃｕ拡散バリア材料がＣｕキャップ材料内に埋め込まれた、新規な相互接続構造体を提供することである。本発明の別の目的は、新規な相互接続構造体を生成するための製造方法を提供することである。
本発明は、少なくとも１つの導電性相互接続部が内部に埋め込まれた誘電体層と、導電性相互接続部を囲み、かつ、誘電体層及び導電性相互接続部と接触した状態の拡散バリア層と、誘電体層及び導電性相互接続部と接触した状態の誘電体キャップ層と、誘電体キャップ層内に延びる拡散バリア層の部分とを含む相互接続構造体を提供する。
本発明の好ましい実施形態においては、キャップ層内に延びる拡散バリア層の部分は、該誘電体キャップ層の部分内にのみ延びることができる。別の好ましい実施形態においては、キャップ層内に延びる拡散バリア層の部分は、該誘電体キャップ層の厚さ全体にわたる。
導電性相互接続構造部は、ライン及び／又はビアを含むことができ、Ｃｕ、Ｗ、Ａｌ、及びそれらの合金であることが好ましい。誘電体層は、約５００Åから約１０，０００Åまでの厚さを有することが好ましい。拡散バリア層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ及びＷＮであることが好ましい。
拡散バリア層は、約４ｎｍから約４０ｎｍまでの厚さを有することが好ましい。誘電体キャップ層は、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＣＮ、ＳｉＣ（Ｎ，Ｈ）、又はＳｉＣＨであることが好ましい。誘電体キャップ層内に延びる拡散バリア層の部分は、約５ｎｍから約１００ｎｍまでの高さを有することが好ましい。
本発明はまた、誘電体層上に犠牲誘電体膜を堆積するステップと、誘電体層内にパターン形成された構造部を形成するステップと、パターン形成された構造部内に拡散バリア層を堆積するステップと、拡散バリア層上に導電性金属を堆積し、相互接続構造部を形成するステップと、導電性金属の部分を除去するステップと、犠牲誘電体膜を除去するステップと、誘電体キャップ層を堆積し、誘電体キャップ層内に拡散バリア層の部分を埋め込むステップとを含む、相互接続構造体を形成する方法も提供する。
拡散バリア層は、物理気相堆積、原子層堆積、又は化学気相堆積によって堆積されることが好ましい。導電性相互接続構造部は、めっき又はスパッタリングによって堆積されることが好ましい。導電体相互接続構造部の部分は、湿式エッチングにより除去されることが好ましい。好ましい実施形態においては、湿式エッチングは、ＨＮＯ３、ＨＣＬ、Ｈ２ＳＯ４、ＨＦ及びそれらの組み合わせからなるエッチング溶液中への時間制御された浸漬である。
犠牲誘電体膜は、湿式エッチングを用いて除去されることが好ましい。好ましい実施形態においては、湿式エッチングは、希ＨＦ溶液である。誘電体キャップ層は、ＣＶＤ堆積によって堆積されることが好ましい。
従来のダマシン構造体を示す概略的な断面図である。 従来のダマシン構造体を示す概略的な断面図である。 従来のダマシン構造体を示す概略的な断面図である。 従来のダマシン構造体を示す概略的な断面図である。 機械的に脆弱な界面の概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。 本発明による好ましい構造体を示す概略的な断面図である。
新規であると考えられる本発明の特徴及び本発明に特有の要素は、添付の特許請求の範囲において詳細に説明される。図面は例示の目的のみのためであって、縮尺通りに描かれているわけではない。しかしながら、本発明自体は、構成及び動作の方法の両方に関して、以下の詳細な説明を添付の図面と併せて参照することにより、最も理解することができる。
図６を参照すると、層間誘電体（ＩＬＤ）層１２上に堆積された犠牲誘電体膜１１（一般に「ハードマスク」とも呼ばれる）が示されている。好ましい実施形態においては、犠牲誘電体膜１１は、Ｓｉ３Ｎ４又はＳｉＯ２である。誘電体層１２は、無機誘電体又は有機誘電体を含む、任意の層間誘電体又は層内誘電体を含むことができる。誘電体材料１２は、多孔質又は非多孔質とすることができる。誘電体材料として用い得る適切な誘電体の幾つかの例には、これらに限られるものではないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨの原子を含む炭素ドープ酸化物（すなわち、有機シリケート）、熱硬化性ポリアリーレンエーテル、又はそれらの多層構造が含まれる。「ポリアリーレン」という用語は、アリール部分、又は、結合、縮合環、若しくは例えば酸素、硫黄、スルホン、スルホキシド、カルボニル等のような不活性連結基によって互いに連結された不活性置換アリール部分を指すのに用いられる。犠牲膜１１は、１００Åから８００Åまでの間の厚さを有することが好ましい。ＩＬＤ層１２は、５００Åから１０，０００Åまでの間の厚さを有することが好ましい。
図７を参照すると、パターン形成された構造部２１が、通常のリソグラフィ及びエッチング・プロセスを介してＩＬＤ層１２内に形成される。これらのパターン形成された構造部は、シングル・ダマシン構造が用いられるか、又はデュアル・ダマシン構造が用いられるかによって、後の相互接続ビア又はラインに対応する。
リソグラフィ・ステップは、フォトレジストを犠牲誘電体膜１１の表面に塗布し、フォトレジストを所望の放射パターン露光し、通常のレジスト現像液を用いて露光されたレジストを現像することを含む。エッチング・ステップは、乾式エッチング・プロセス、湿式化学エッチング・プロセス、又はそれらの組み合わせを含むことができる。ここで用いられる「乾式エッチング」という用語は、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションのようなエッチング技術を示すのに用いられる。エッチング・プロセスの間、パターンは、最初に犠牲誘電体膜１１に転写され、次いで誘電体材料１２内に転写される。パターン形成されたフォトレジストは、必ずしもではないが、一般的には、パターンが犠牲誘電体膜１１内に転写された後に構造体から除去される。
誘電体材料１２内に形成されたパターン形成された構造部２１は、ライン開口部、ビア開口部、又はライン開口部とビア開口部の組み合わせを含むことができる。形成される開口部のタイプによって、必要に応じてシングル・ダマシン・プロセス又はデュアル・ダマシン・プロセスを用いることができる。次に、最初にビア開口部を、次にライン開口部を形成するプロセス（a first viathen line opening process）を用いてもよく、或いは、最初にライン開口部を、次にビア開口部を形成するプロセス（a first line then via opening process）を用いてもよい。
図８を参照すると、拡散バリア層３１及び導電性相互接続構造部３２を堆積し、続いて化学機械研磨（ＣＭＰ）を行なった後の構造体が示される。シングル・ダマシン構造が用いられるか、又はデュアル・ダマシン構造が用いられるかによって、導電性相互接続構造部３２は、相互接続ビア及び／又は相互接続ラインとなる。拡散バリア層３１は、一般に、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、又は化学気相堆積（ＣＶＤ）技術によって堆積される。導電性相互接続構造部３２は、Ｃｕめっきされることが好ましい。
例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、スパッタリング、化学溶液堆積、又はめっきのような堆積プロセスによって、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は導電性材料が拡散するのを防ぐためのバリアとして働くことができる他のいずれかの材料を含むことができる拡散バリア層３１が形成される。拡散バリア層３１の厚さは、堆積プロセスの正確な手段及び用いられる材料によって変わり得る。典型的には、拡散バリア層３１は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがより典型的である。
拡散バリア層３１の形成に続いて、誘電体材料１２内の開口部２１の各々の残りの領域を導電性材料で充填し、これにより、導電性相互接続構造部３２を形成する。導電性相互接続構造部３２を形成するのに用いられる導電性材料は、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド、又はこれらの組み合わせを含む。導電性相互接続構造部３２を形成するのに用いられる導電性材料は、Ｃｕ、Ｗ、又はＡｌのような導電性金属であることが好ましく、本発明においては、Ｃｕ又はＣｕ合金（ＡｌＣｕのような）が好ましい実施形態である。導電性材料は、これらに限定されるものではないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積、又はめっきを含む通常の堆積プロセスを用いて、誘電体材料１２内の凹部構造部２１の中に充填される。
導電性材料の堆積後、化学機械研磨（ＣＭＰ）のような通常の平坦化プロセスを用いて、拡散バリア３１及び導電性相互接続構造部３２の各々が、誘電体材料１２の上面と実質的に同一平面上である上面を有する構造体を提供することができる。結果として得られる構造体が、例えば、図８に示される。
図９を参照すると、湿式エッチングによりＣｕ相互接続構造部３２の凹部がもたらされた後の構造体が示される。この湿式エッチングは、エッチング溶液中への時間制御された浸漬であることが好ましい。好ましいエッチング溶液は、ＨＮＯ３、ＨＣＬ、Ｈ２ＳＯ４、ＨＦ、又はこれらの組み合わせを含む。図９に示されるように、Ｃｕ相互接続部３２だけがエッチングされ、犠牲誘電体膜１１又は拡散バリア層３１はエッチングされない。
ここで図１０を参照すると、犠牲誘電体膜１１の除去が示される。これは、湿式エッチングを用いて行なうことが好ましい。好ましい実施形態においては、湿式エッチングは、希ＨＦ溶液である。図１０の断面図に示されるように、Ｃｕ相互接続構造部３２は、今や、ＩＬＤ層１２の上方に突出する拡散バリア層３１の部分４１で囲まれる。この突出部分４１は、シングル・ダマシン構造が用いられるか、又はデュアル・ダマシン構造が用いられるかによって、Ｃｕ相互接続ビア又はラインのいずれかを囲む。好ましい実施形態においては、ＩＬＤ層１２の上方に突出する部分４１の高さは、約５ｎｍから約１００ｎｍまでであり、幅は、拡散バリア層３１の堆積厚と等しくなる。
図９及び図１０に示されるように、第１の湿式エッチングは、Ｃｕ相互接続部上でエッチングするように調整される。第２の湿式エッチングは、犠牲誘電体膜１１だけをエッチングするように調整される。
ここで図１１を参照すると、誘電体キャップ層６１の堆積が示される。好ましい実施形態においては、誘電体キャップ層６１は、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＣＮ、ＳｉＣ（Ｎ，Ｈ）、又はＳｉＣＨである。誘電体キャップ層６１は、ＣＶＤ堆積又はスピン・オン技術によって堆積されることが好ましい。図１０に示されるように、誘電体キャップ層６１の厚さは、ＩＬＤ層１２の上方に突出する部分４１の高さより大きい。このことにより、拡散バリア層３１の部分、すなわちＩＬＤ層１２の上方に突出する部分４１が、誘電体キャップ層６１内に部分的に埋め込まれる。
ここで図１２を参照すると、本発明の別の実施形態が示される。この実施形態においては、随意的なＣＭＰステップを行ない、誘電体キャップ層６１の厚さの一部を除去して、誘電体キャップ層６１の表面をＩＬＤ層１２の上方に突出する拡散バリア層３１の部分４１と同一平面にする。図１２に示されるように、このことにより、拡散バリア層３１の部分４１が誘電体キャップ層６１内に完全に埋め込まれる。
ここで図１３を参照すると、次のレベルの相互接続部の構築のためのＩＬＤ層７１の堆積が示される。図１３は、拡散バリア層３１の部分、すなわちＩＬＤ層１２の上方に突出する部分４１だけが誘電体キャップ層６１内に部分的に埋め込まれる実施形態を示す。図１４は、ＩＬＤ層１２の上方に突出する部分４１が誘電体キャップ層６１内に完全に埋め込まれる、次のレベルの相互接続部の構築のためのＩＬＤ層７１の堆積を示す。
本発明の精神から逸脱することなく、本明細書で具体的に説明された実施形態以外の本発明の他の修正をなし得ることは、この開示に関わる当業者には明らかであろう。従って、そのような修正は、添付の特許請求の範囲によってのみ制限される本発明の範囲内にあると見なされる。
本発明は、半導体集積回路及びその製造に有用であり、特に、後工程（ＢＥＯＬ）相互接続構造体に有用である。
１１：犠牲誘電体膜
１２、７１：層間誘電体（ＩＬＤ）層
２１：凹部構造部
３１：拡散バリア層
３２：相互接続構造部
４１：部分
６１：誘電体キャップ層
１００、１３０：誘電体
１０５、１０６、１４０、１４５：拡散バリア材料
１１０、１５０：ライン
１２０：キャップ層
１２２：ハードマスク
１４８：ビア

Claims (16)

  1. 少なくとも１つの導電性相互接続部（３２）が内部に埋め込まれた誘電体層（１２）と、
    前記少なくとも１つの導電性相互接続部（３２）を囲み、かつ、前記誘電体層（１２）及び前記少なくとも１つの導電性相互接続部（３２）と接触した状態の拡散バリア層（３１）と、
    前記誘電体層（１２）及び前記少なくとも１つの導電性相互接続部（３２）と接触した状態の誘電体キャップ層（６１）と、
    前記誘電体キャップ層（６１）内に延びる前記拡散バリア層（３１）の部分（４１）と、を有し、
    前記キャップ層（６１）内に延びる前記拡散バリア層（３１）の前記部分（４１）は、前記誘電体キャップ層（６１）の厚さ全体にわたる、
    相互接続構造体を含む半導体デバイス。
  2. 前記少なくとも１つの導電性相互接続部（３２）は、ライン及びビアを含む、請求項１に記載の半導体デバイス。
  3. 前記少なくとも１つの導電性相互接続部（３２）は、Ｃｕ、Ｗ、Ａｌ、及びそれらの合金からなる群から選択される材料からなる、請求項１に記載の半導体デバイス。
  4. 前記誘電体層（１２）は、５００Åから１０，０００Åまでの厚さを有する、請求項１に記載の半導体デバイス。
  5. 前記拡散バリア層（３１）は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、及びＷＮからなる群から選択される材料からなる、請求項１に記載の半導体デバイス。
  6. 前記拡散バリア層（３１）は、４ｎｍから４０ｎｍまでの厚さを有する、請求項１に記載の半導体デバイス。
  7. 前記誘電体キャップ層（６１）は、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＣＮ、ＳｉＣ（Ｎ，Ｈ）及びＳｉＣＨからなる群から選択される材料からなる、請求項１に記載の半導体デバイス。
  8. 前記誘電体キャップ層（６１）内に延びる前記拡散バリア層（３１）の前記部分（４１）は、５ｎｍから１００ｎｍまでの高さを有する、請求項１に記載の半導体デバイス。
  9. 相互接続構造体を形成する方法であって、
    誘電体層（１２）上に犠牲誘電体膜（１１）を堆積するステップと、
    前記誘電体層（１２）内にパターン形成された凹部構造部（２１）を形成するステップと、
    前記凹部構造部（２１）内に拡散バリア層（３１）を堆積するステップと、
    前記拡散バリア層（３１）上に導電性金属（３２）を堆積し、導電性相互接続構造部（３２）を形成するステップと、
    前記導電性金属（３２）の部分を除去するステップと、
    前記犠牲誘電体膜（１１）を除去して、前記拡散バリア層（３１）の部分（４１）を露出させるステップと、
    誘電体キャップ層（６１）を堆積し、前記誘電体キャップ層（６１）内に前記拡散バリア層（３１）の部分（４１）を埋め込むステップと、
    前記誘電体キャップ層（６１）を研磨して、前記誘電体キャップ層（６１）の表面を前記拡散バリア層（３１）の部分（４１）と同一平面にするステップと、を含む方法。
  10. 前記拡散バリア層（３１）は、物理気相堆積、化学気相堆積又は原子層堆積によって堆積される、請求項９に記載の方法。
  11. 前記導電性相互接続構造部（３２）は、めっき又はスパッタリングによって堆積される、請求項９に記載の方法。
  12. 前記導電体相互接続構造部（３２）の前記部分は、湿式エッチングにより除去される、請求項９に記載の方法。
  13. 前記湿式エッチングは、ＨＮＯ３、ＨＣＬ、Ｈ２ＳＯ４、ＨＦ及びそれらの組み合わせからなるエッチング溶液中への時間制御された浸漬である、請求項１２に記載の方法。
  14. 前記犠牲誘電体膜（１１）は、湿式エッチングを用いて除去される請求項９に記載の方法。
  15. 前記湿式エッチングは、希ＨＦ溶液である、請求項１４に記載の方法。
  16. 前記誘電体キャップ層（６１）は、ＣＶＤ堆積によって堆積される、請求項９に記載の方法。
JP2009532571A 2006-10-11 2007-10-11 半導体デバイスおよび相互接続構造体の形成方法 Active JP5285612B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/548,298 2006-10-11
US11/548,298 US7531384B2 (en) 2006-10-11 2006-10-11 Enhanced interconnect structure
PCT/US2007/081046 WO2008045989A2 (en) 2006-10-11 2007-10-11 Enhanced interconnect structure

Publications (2)

Publication Number Publication Date
JP2010507236A JP2010507236A (ja) 2010-03-04
JP5285612B2 true JP5285612B2 (ja) 2013-09-11

Family

ID=39284001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009532571A Active JP5285612B2 (ja) 2006-10-11 2007-10-11 半導体デバイスおよび相互接続構造体の形成方法

Country Status (6)

Country Link
US (2) US7531384B2 (ja)
EP (1) EP2084738A4 (ja)
JP (1) JP5285612B2 (ja)
KR (1) KR101055028B1 (ja)
CN (1) CN101523585B (ja)
WO (1) WO2008045989A2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687877B2 (en) * 2008-05-06 2010-03-30 International Business Machines Corporation Interconnect structure with a mushroom-shaped oxide capping layer and method for fabricating same
US8659173B1 (en) 2013-01-04 2014-02-25 International Business Machines Corporation Isolated wire structures with reduced stress, methods of manufacturing and design structures
CN103972156B (zh) * 2013-02-06 2016-09-14 中芯国际集成电路制造(上海)有限公司 半导体互连结构及其制作方法
US20150228585A1 (en) * 2014-02-10 2015-08-13 Globalfoundries Inc. Self-forming barrier integrated with self-aligned cap
US10431464B2 (en) 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
US10699945B2 (en) * 2018-10-04 2020-06-30 International Business Machines Corporation Back end of line integration for interconnects

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
US5930669A (en) * 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
US6096659A (en) * 1998-04-13 2000-08-01 Advanced Micro Devices, Inc. Manufacturing process for reducing feature dimensions in a semiconductor
US6291876B1 (en) * 1998-08-20 2001-09-18 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with composite atomic barrier film and process for making same
JP3048567B1 (ja) * 1999-02-18 2000-06-05 沖電気工業株式会社 半導体装置の製造方法
US6475929B1 (en) 2001-02-01 2002-11-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant
JP2002329780A (ja) * 2001-04-27 2002-11-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR20020090441A (ko) * 2001-05-25 2002-12-05 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
US20050239395A1 (en) 2002-08-01 2005-10-27 Gerard Delegue Method for providing a set of basic services for using a telecommunicaiton network
US20040108136A1 (en) * 2002-12-04 2004-06-10 International Business Machines Corporation Structure comprising a barrier layer of a tungsten alloy comprising cobalt and/or nickel
KR100632622B1 (ko) * 2002-12-26 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
DE10339990B8 (de) * 2003-08-29 2013-01-31 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer Metallleitung mit einer erhöhten Widerstandsfähigkeit gegen Elektromigration entlang einer Grenzfläche einer dielektrischen Barrierenschicht mittels Implantieren von Material in die Metalleitung
JP4266901B2 (ja) * 2003-09-30 2009-05-27 三洋電機株式会社 半導体装置およびその製造方法
JPWO2005034234A1 (ja) * 2003-10-02 2006-12-14 富士通株式会社 半導体装置及びその製造方法
US20050112957A1 (en) * 2003-11-26 2005-05-26 International Business Machines Corporation Partial inter-locking metal contact structure for semiconductor devices and method of manufacture
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
US20050239295A1 (en) * 2004-04-27 2005-10-27 Wang Pei-L Chemical treatment of material surfaces
JP2006165039A (ja) * 2004-12-02 2006-06-22 Renesas Technology Corp 半導体装置の製造方法
US7749896B2 (en) * 2005-08-23 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
KR100720531B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 및 그의 형성방법
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7745324B1 (en) * 2009-01-09 2010-06-29 International Business Machines Corporation Interconnect with recessed dielectric adjacent a noble metal cap

Also Published As

Publication number Publication date
KR20090057053A (ko) 2009-06-03
WO2008045989A3 (en) 2008-09-12
EP2084738A2 (en) 2009-08-05
WO2008045989A2 (en) 2008-04-17
US20080088026A1 (en) 2008-04-17
US7531384B2 (en) 2009-05-12
EP2084738A4 (en) 2011-10-12
CN101523585B (zh) 2011-08-31
US20090200669A1 (en) 2009-08-13
KR101055028B1 (ko) 2011-08-05
CN101523585A (zh) 2009-09-02
JP2010507236A (ja) 2010-03-04
US8129842B2 (en) 2012-03-06

Similar Documents

Publication Publication Date Title
JP5462807B2 (ja) 高い漏れ抵抗を有する相互接続構造体
JP5089575B2 (ja) 相互接続構造体及びその製造方法
US7439624B2 (en) Enhanced mechanical strength via contacts
JP5818210B2 (ja) 誘電ライン・バイアのエレクトロマイグレーション耐性が向上した界面層を有する相互接続構造およびその製造方法
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US8120179B2 (en) Air gap interconnect structures and methods for forming the same
US8232196B2 (en) Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration
US7906428B2 (en) Modified via bottom structure for reliability enhancement
US7867895B2 (en) Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
TWI463632B (zh) 應用於電子熔絲之高效能內連線結構
JP5285612B2 (ja) 半導体デバイスおよび相互接続構造体の形成方法
JP2009302501A (ja) 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体）
US7033929B1 (en) Dual damascene interconnect structure with improved electro migration lifetimes
US10923423B2 (en) Interconnect structure for semiconductor devices
US7662711B2 (en) Method of forming dual damascene pattern
US20060180934A1 (en) Wiring structures for semiconductor devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130311

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20130311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130531

R150 Certificate of patent or registration of utility model

Ref document number: 5285612

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150