JP2009302501A - 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体） - Google Patents

相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体） Download PDF

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Abstract

【課題】 ビア開口の下部分を多層ライナで内側を覆うことにより強化したエレクトロマイグレーション耐性を有する相互接続構造体を提供する。
【解決手段】 多層ライナは、誘電体材料のパターン付けされた表面から外側に、拡散障壁、マルチ材料層、及び金属含有ハード・マスクを含む。マルチ材料層は、下層の誘電体キャッピング層からの残留物からなる第１材料層と、下層の金属キャッピング層からの残留物からなる第２材料層とを含む。本発明はまた、誘電体材料内に形成されたビア開口の下部分内に多層ライナを含む相互接続構造体を形成する方法を提供する。
【選択図】 図１３

Description

本発明は、半導体構造体及びその形成方法に関する。より具体的には、本発明は、ビア開口の下部領域を多層ライナで内側を覆う（ライニングする）ことによって強化したエレクトロマイグレーション（ＥＭ）耐性を有する相互接続構造体に関する。本発明はまた、そのような相互接続構造体を形成する方法を提供する。
一般に、半導体デバイスは、半導体基板上に形成された集積回路（ＩＣ）を構成する複数の回路を含む。信号パスの複雑なネットワークは、通常、基板の表面上に分布した回路要素を接続するようにルーティングされることになる。デバイス全域にわたるこれらの信号の効果的なルーティングには、例えば、シングル又はデュアル・ダマシン配線構造体のようなマルチレベル又は多層機構の形成が必要となる。配線構造体は典型的には銅Ｃｕを含むが、その理由は複雑な半導体チップ上の多数のトランジスタ間に、アルミニウムＡｌベースの相互接続部に比べてＣｕベースの相互接続部がより高速の信号伝送をもたらすためである。
典型的な相互接続構造体内において、金属ビアは半導体基板に対して垂直に走り、金属ラインは半導体基板に対して平行に走る。信号速度のさらなる増加と、隣接する金属ラインにおける信号の減少（「クロストーク」として知られる）は、今日のＩＣ製品チップにおいては、４．０未満の誘電率を有する誘電体材料内に金属ライン及び金属ビア（例えば導電性構造部）を埋設することによって達成される。
半導体相互接続構造体において、エレクトロマイグレーション（ＥＭ）は、１つの金属損傷機構として特定されている。ＥＭは、１９６０年代以降の超大規模集積（ＶＬＳＩ）回路及び製造に関する最悪の信頼性に関る懸念の１つである。この問題は、プロセスを適格にするためにプロセス開発期間中に克服する必要があるだけでなく、チップの寿命にわたって存続する。高密度電流の流れに起因する金属イオンの移動によって、相互接続構造体の金属導体内にボイドが形成される。
金属相互接続部内の高速拡散経路は、全体的な集積機構及びチップ製造に用いる材料に依存して変化するが、金属／ポスト平坦化誘電体キャップ界面に沿って輸送されたＣｕ原子のような金属原子が、ＥＭ寿命の予測において重要な役割を果たすことが観察されている。ＥＭの初期ボイドが最初に金属／誘電体キャップ界面において核生成し、次に相互接続部の底部に向って成長し、これが最終的に回路故障開口を生じる。
図１の（Ａ）−（Ｄ）は、種々のＥＭ損傷段階における従来技術の相互接続構造体の図的記述である。これらの図面において、参照番号１２は誘電体キャップを示し、参照番号１０は金属相互接続構造部を示し、従来技術の相互接続構造体の全ての他の構成要素は、ＥＭ問題を不明瞭にするのを避けるためにラベル付けしていない。図１の（Ａ）は、初期のひずみ段階のものである。図１の（Ｂ）は、金属相互接続構造部１０／誘電体キャップ１２界面においてボイド１４の核形成が始まったときのものである。図１の（Ｃ）は、ボイド１４が導電性構造部１０の底部に向って成長したときのものであり、図１の（Ｄ）は、ボイド１４の成長が金属相互接続構造部１０を横切って回路故障開口を生ずるときのものである。
Ｃｕ／誘電体界面をＣｕ／金属界面に置き換えることによって、エレクトロマイグレーション耐性を１００倍を超えて強化することができることが実証されている。従来技術の金属キャップは、典型的には、例えば、ＣｏＷＰなどのＣｏ含有合金を含み、それは相互接続構造体のＣｕ導体領域上に選択的に堆積させられる。こうした選択的に堆積させた金属キャップを用いることに伴う１つの問題は、相互接続誘電体材料の表面をクリーニングするのに一般に用いられる希釈フッ化水素酸中でのクリーニング中に、金属キャップの腐食が起こる可能性があることである。これは特に、ＣｏＷＰが金属キャップ材料として用いられるときに観察される。特に、希釈フッ化水素酸は、金属キャップの一部分をエッチング除去して相互接続構造体内にボイド形成を引き起こす。ボイドは、上層の導電性充填ビアが下層の金属キャップ付き下部相互接続レベルの導電体領域と接触する相互接続構造体の領域内に存在する。希釈フッ化水素酸を用いて金属キャップをエッチング除去することによって生じたボイドの存在は、相互接続構造体のＥＭ耐性を減少させるので望ましくない。
上記のことを考慮すると、ＥＭ損傷に起因する回路故障開口を防止し、同時に金属キャッピング層のエッチング除去に起因するボイドの生成を防止する相互接続構造体を提供する必要がある。
本発明は、ビア開口の下部分が多層ライナを含む強化されたエレクトロマイグレーション耐性を有する相互接続構造体を提供する。多層ライナは、誘電体材料のパターン付けされた表面から外側に、拡散障壁、マルチ材料層及び金属含有ハード・マスクを含む。マルチ材料層は、下層の誘電体キャップ層からの残留物からなる第１材料層、及び下層の金属キャップ層からの残留物からなる第２材料層を含む。本発明の相互接続構造体はまた、金属キャップ層のエッチング除去に起因するボイドの形成を防止する。それゆえに、本発明の相互接続構造体は、従来技術の相互接続構造体に比べて、より優れた信頼性及び技術的拡張性を有する。
本発明はまた、誘電体材料内に形成されたビア開口の下部分の内部に多層ライナを含む相互接続構造体の形成方法を提供する。
一般的に言えば、相互接続構造体は、
内部に埋設された少なくとも１つの導電性構造部を有する第１誘電体材料を含む下部相互接続レベルであって、前記の少なくとも１つの導電性構造部は内部に配置されたビア・ガウジング（くりぬき）構造部を有する、下部相互接続レベルと、
少なくとも１つの導電性構造部の全てではなく一部分の上に配置された、パターン付けされた金属キャッピング層と、
パターン付けされた金属キャッピング層及び第１誘電体材料の部分の上に配置されたパターン付けされた誘電体キャッピング層と、
下層の導電性充填ビアの上に配置され、かつそれに接続された少なくとも１つの導電性充填ラインを有する第２誘電体材料を含む上部相互接続レベルと
を含み、
ここで、パターン付けされた誘電体キャッピング層に近接して配置された導電性充填ビアの下部分は、第２誘電体材料のパターン付けされた表面から外側に、拡散障壁、マルチ材料層、及び金属含有ハード・マスクを含む多層ライナを含み、マルチ材料層は、パターン付けされた誘電体キャッピング層からの残留物からなる第１材料層と、パターン付けされた金属キャッピング層からの残留物からなる第２材料層とを含む。
上記の相互接続構造体に加えて、本発明はまた、その形成方法を提供する。本発明の方法は、既存の半導体相互接続部の処理ステップに適合する処理ステップを含む。
一般的に言えば、本発明の方法は、
内部に埋設された少なくとも１つの導電性構造部を有する第１誘電体材料と、少なくとも１つの導電性構造部の表面上に配置された金属キャッピング層と、金属キャッピング層及び第１誘電体材料の部分の表面上に配置された誘電体キャッピング層と、誘電体キャッピング層の表面上に配置された第２誘電体材料と、誘電体キャッピング層の表面上に配置されたハード・マスクとを含む構造体を準備するステップと、
ハード・マスク及び第２誘電体材料を貫通して、誘電体キャッピング層の表面上で停止する少なくとも１つのビア開口を形成するステップと、
少なくとも１つのビア開口内かつ第２誘電体材料の側壁上に、及び誘電体キャッピング層の露出された面上に配置される拡散障壁を形成するステップと、
拡散障壁、誘電体キャッピング層、及び金属キャッピング層の部分を除去することによって、第１誘電体材料内に埋設された少なくとも１つの導電性構造部内にビア・ガウジング構造部を形成するステップであって、該ステップ中に前記の少なくとも１つのビア開口の底部にマルチ材料層が形成され、マルチ材料層は誘電体キャッピング層からの残留物からなる第１材料層と、金属キャッピング層からの残留物からなる第２材料層とを含む、ステップと、
少なくとも１つのビア開口内に金属含有ハード・マスクを形成するステップと、
少なくとも１つのビア開口の上に配置されて接触する少なくとも１つのライン開口を形成するステップと、
少なくとも１つのライン開口及び少なくとも１つのビア開口の内部に別の拡散障壁を形成するステップと、
ビア・ガウジング構造部、少なくとも１つのビア開口及び少なくとも１つのライン開口の内部に、第２誘電体材料の上面と同一平面となる上面を有する相互接続導電性材料を形成するステップと
を含む。
本発明は強化されたエレクトロマイグレーション（ＥＭ）信頼性を有する相互接続構造体及びその形成方法を提供するものであり、これから以下の考察及び本出願に添付した図面を参照しながら詳細に説明する。本出願の図面は例証のためだけに与えられるものであり、それゆえ、一定の尺度で描かれてはいないことに留意されたい。
以下の説明において、本発明の十分な理解を与えるために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技法などの多くの特定の詳細を説明する。しかしながら、当業者であれば、本発明はこれらの特定の詳細なしに実施できることを認識するであろう。他の場合には、周知の構造体又は処理ステップは、本発明を不明瞭にするのを避けるために詳細には説明しない。
層、領域又は基板として要素が別の要素「の上に」又は「の上方に」あるというときには、それは他の要素の直接上にあることができ、又は介在する要素が存在する可能性もある。対照的に、要素が別の要素「の直接上に」又は「の直接上方に」あるというときには、介在する要素は存在しない。また、要素が別の要素に「接続する」又は「結合する」というときには、それは他の要素に直接接続又は結合することができ、又は介在する要素が存在してもよいことを理解されたい。対照的に、要素が別の要素に「直接接続する」又は「直接結合する」というときには、介在する要素は存在しない。
前述のように、本発明は、ビア開口の下部分が多層ライナを含む強化されたエレクトロマイグレーション耐性を有する相互接続構造体を提供する。本発明の構造体のエレクトロマイグレーション耐性を改善する多層ライナは、パターン付けされた誘電体材料の垂直面から外側に、拡散障壁、マルチ材料層、及び金属含有ハード・マスクを含む。マルチ材料層は、下層の誘電体キャッピング層からの残留物からなる第１材料層と、下層の金属キャッピング層からの残留物からなる第２材料層とを含む。本発明はまた、誘電体材料内に形成されたビア開口の下部内の多層ライナを含む相互接続構造体を形成する方法を提供する。
ここで、本発明の一実施形態において用いる基本処理ステップを示す（断面図による）図的記述である図２乃至図７を参照する。特に、本発明のこの実施形態は、図２に示した初期構造体５０を準備するステップで開始する。図示したように、初期構造体５０は、第１誘電体材料５４内に埋設され第１拡散障壁５６によって第１誘電体材料５４から分離された少なくとも１つの導電性構造部５８を有する第１誘電体材料５４を含む相互接続構造体の第１相互接続レベル５２を含む。図２に示した初期構造体５０はまた、少なくとも１つの導電性構造部５８の露出上面に配置された金属キャッピング層６０を含み、第１金属キャッピング層６０の部分は、第１拡散障壁５６の上に延びてもよいが、第１誘電体材料５４の表面上までは延びない。
図２に示した初期構造体５０は、典型的には基板（図示せず）の表面上に配置する。基板は、図示しないが、半導体材料、絶縁性材料、導電性材料又はそれらの任意の組合せを含むことができる。基板が半導体材料からなるときは、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体のような任意の半導体を用いることができる。これらの列挙した型の半導体材料に加えて、本発明はまた、半導体基板が例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も考慮している。
基板が絶縁性材料であるときは、絶縁性材料は、有機絶縁体、無機絶縁体又は多重層を含むそれらの組合せとすることができる。基板が導電性材料であるときは、基板は、例えば、ポリＳｉ、元素金属、元素金属の合金、金属シリサイド、金属窒化物又は多重層を含むそれらの組合せとすることができる。基板が半導体材料を含むときは、例えば、相補型金属酸化物半導体（ＣＭＯＳ）デバイスのような１つ又は複数の半導体デバイスをその上に形成することができる。
第１誘電体材料５４は、無機誘電体又は有機誘電体を含む任意の層間又は層内誘電体を構成する。第１誘電体材料５４は多孔質又は非多孔質とすることができる。第１誘電体材料５４として用いることができる適切な誘電体の幾つかの例には、それらに限定されないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物（即ち有機シリケート）、熱硬化性ポリアリーレンエーテル、又はそれらの多重層が含まれる。本出願において、「ポリアリーレン」という用語は、アリール部分、又は、結合、縮合環、若しくは例えば酸素、硫黄、スルホン、スルホキシド、カルボニル等のような不活性連結基によって互いに連結された不活性置換アリール部分を指すのに用いる。
第１誘電体材料５４は、典型的には約４．０又はそれ以下の誘電率を有し、約２．８又はそれ以下の誘電率がよりいっそう典型的である。これらの誘電体は一般に、４．０よりも高い誘電率を有する誘電体材料に比べてより低い寄生クロストークを有する。第１誘電体材料５４の厚さは、用いる誘電体材料、及び層内の誘電体の正確な数に応じて変化させることができる。典型的には、及び通常の相互接続構造体に関しては、第１誘電体材料５４は約２００ｎｍから約４５０ｎｍまでの厚さを有する。
第１誘電体材料５４は、例えば化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、蒸着、化学溶液堆積及びスピン・オン・コーティングを含む任意の通常の堆積プロセスを用いて基板（図示せず）上に形成する。
基板（図示せず）上の第１誘電体材料５４の形成に続いて、第１誘電体材料５４をリソグラフィ（フォトレジストを塗布し、塗布されたフォトレジストを所望の放射パターンに露光し、現像する）及びエッチング（乾式エッチング、湿式エッチング又はそれらの組合せ）によってパターン付けして、第１誘電体材料５４の内部に少なくとも１つの開口を設け、後にその中に少なくとも１つの導電性構造部（即ち導電性材料５８）を形成することになる。第１誘電体材料５４のパターン付けは、第１誘電体材料５４の上面に配置されるハード・マスク（図示せず）を用いて行うことができる。ハード・マスク（図示せず）は、典型的には、少なくとも１つの開口を導電性材料で充填し、構造体に平坦化を施した後で除去する。エッチング・プロセス中に、パターンを少なくともハード・マスクに転写した後で（通常の剥離プロセスにより）パターン付けされたフォトレジストを除去することができる。ハード・マスクは、酸化物、窒化物、酸窒化物、又はそれらの多重層状の組合せ、例えば酸化物／窒化物ハード・マスクを含むことができる。
次に、第１拡散障壁５６を、少なくとも１つの開口内の第１誘電体材料５４の露出壁部分の上に形成する。第１拡散障壁５６は、Ｔａ、ＴａＮ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、及び導電性材料がそれを通して拡散するのを防止する障壁として働くことができる任意の他の材料、のうちの１つを含む。第１拡散障壁５６の厚さは、それを形成するのに用いる堆積プロセス及び用いる材料に応じて変化させることができる。典型的には、第１拡散障壁５６は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがより典型的である。
第１拡散障壁５６は、例えば、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積及びめっきを含む通常の堆積プロセスによって形成する。
開口を第１拡散障壁５６でライニングした（内側を覆った)後、開口内に導電性材料を堆積し構造体を平坦化することによって、少なくとも１つの導電性構造部５８を開口内に形成する。平坦化は、少なくとも導電性構造部５８の上面が第１誘電体材料５４の上面と実質的に同一平面となる構造体をもたらす。
導電性構造部５８は、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド又はそれらの組合せを含む。導電性構造部５８は、Ｃｕ、Ｗ又はＡｌのような導電性金属であることが好ましく、本発明においてはＣｕ又はＣｕ合金（ＡｌＣｕのような）が非常に好ましい。導電性構造部５８を形成するのに用いる導電性材料は、それらに限定されないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積又はめっきを含む通常の堆積プロセスを用いて第１誘電体材料５４内の少なくとも１つの開口の残りの部分に充填する。
堆積後、例えば、化学機械的研磨（ＣＭＰ）及び／又は研削のような通常の平坦化プロセスを用いて、第１拡散障壁５６及び導電性構造部５８の各々が第１誘電体材料５４の上面と実質的に同一平面となる上面を有する構造体をもたらすことができる。
次に、金属キャッピング層６０を、第１誘電体材料５４内の少なくとも導電性構造部５８の上部露出面上に形成する。金属キャッピング層６０は、Ｃｏ、Ｉｒ若しくはＲｕを単独で、又は、Ｗ、Ｂ、Ｐ、Ｍｏ及びＲｅのうちの少なくとも１つとのそれらの合金材料を含む。即ち、Ｃｏ、Ｉｒ及びＲｕのうちの１つと、Ｗ、Ｂ、Ｐ、Ｍｏ及びＲｅのうちの少なくとも１つとの合金である。金属キャッピング層６０は、Ｃｏ含有金属キャッピング層を含むことが好ましく、ＣｏＷＰであることが非常に好ましい。金属キャッピング層６０は、典型的には約２ｎｍから約２０ｎｍまでの範囲内の厚さを有し、約５ｎｍから約１０ｎｍまでの範囲の厚さがよりいっそう典型的である。
金属キャッピング層６０は、典型的には、必ずしも常にではないが、例えば、触媒めっきプロセス及び無電解めっきプロセスを含む選択的堆積プロセスを用いて形成する。幾つかの実施形態においては、スパッタリング、原子層堆積（ＡＬＤ）及びＣＶＤのような非選択的堆積プロセスを用いることができる。
金属キャッピング層６０は、第１誘電体材料５４の上面と同一平面にはないことが認められる。代わりに、金属キャッピング層６０は、第１誘電体材料５４の上面より上に位置する上面を有する。それゆえ、導電性構造部５８は凹型導電性構造部ではない。
図３は、誘電体キャッピング層６４を形成した後に形成された結果としての構造体を示す。誘電体キャッピング層６４は、第１誘電体材料５４及び金属キャップ付き導電性構造部の上部露出面を覆う（即ち、誘電体キャッピング層はまた金属キャッピング層６０の上に配置する）。
誘電体キャッピング層６４は、例えばＣＶＤ、ＰＥＣＶＤ及びスピン・オン・コーティングのような通常の堆積プロセスを用いて形成する。誘電体キャッピング層６４は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドープ酸化物、窒素及び水素ドープ・シリコンカーバイドＳｉＣ（Ｎ，Ｈ）又はそれらの多重層のような任意の適切な誘電体キャッピング材料を含む。誘電体キャッピング層６４の厚さは、それを形成するのに用いる技法及び層を構成する材料に応じて変化させることができる。典型的には、誘電体キャッピング層６４は、約１５ｎｍから約５５ｎｍまでの厚さを有し、約２５ｎｍから約４５ｎｍまでの厚さがより典型的である。
次に、図４に示すように、本発明の構造体の第２相互接続レベル６６の一部分を形成する第２誘電体材料６８を、誘電体キャッピング層６４の上部露出面上に形成する。第２誘電体材料６８は、第１誘電体材料５４と同じ又は異なる、好ましくは同じ誘電体材料を含むことができる。第１誘電体材料５４の処理方法及び厚さの範囲はまた、ここでは第２誘電体材料６８にも適用可能である。第２誘電体材料６８はまた、２つの異なる材料、即ち、初めに１つの誘電体材料の堆積、続いて異なる誘電体材料の堆積、を含むことができる。本発明の一実施形態においては、第２誘電体材料６８は２つの異なる低ｋ（誘電率）誘電体材料を含み、従って、第２相互接続レベル６６は、後に充填され多孔質誘電体材料内に埋設される導電性充填ライン、及び、後に充填され高密度（即ち非多孔質）誘電体材料内に埋設されるビアを備えたハイブリッド構造を有する。こうした実施形態において、多孔質低ｋ誘電体は約２．８又はそれ以下の誘電率を有し、高密度多孔質低ｋ誘電体は約４．０又はそれ以下の誘電率を有する。
誘電体キャッピング層６４上の第２誘電体材料６８を形成した後、図４に同じく示したようなハード・マスク７０を、第２誘電体材料６８の上面上に形成する。ハード・マスク７０は、酸化物、窒化物、酸窒化物又はそれらの多重層スタックを含む。一実施形態において、ハード・マスク７０は酸化シリコンからなる。別の実施形態においては、ハード・マスク７０は窒化シリコンからなる。本発明のさらに別の実施形態においては、ハード・マスク７０は、酸化シリコン層と、酸化シリコン層の上に配置した窒化シリコン層とを含むパッド・スタックからなる。ハード・マスク７０は、例えば、酸化、窒化、及びそれらの組合せを含む熱成長プロセスを用いて形成することができる。或いは、ハード・マスク７０は、例えば、化学気相堆積、プラズマ強化化学気相堆積、化学溶液堆積、原子層堆積及び蒸着を含む堆積プロセスによって形成することができる。
堆積時のハード・マスク７０の厚さは、形成されるハード・マスク材料の型、ハード・マスクを構成する層の数、及びそれを形成するのに用いる堆積技法に応じて変化させることができる。典型的には、堆積時のハード・マスク７０は、約１０ｎｍから約８０ｎｍまでの厚さを有し、約２０ｎｍから約６０ｎｍまでの厚さがよりいっそう典型的である。
図４に示した構造体はまた、ハード・マスク７０の上面から第２誘電体材料６８を貫通して延びて誘電体キャッピング層６４の上面で停止するビア開口７２の存在を示す。ビア開口７２は、リソグラフィ及びエッチングを用いて形成する。ビア開口７２を形成するのに用いるリソグラフィ・ステップは、ハード・マスク７０の表面上にフォトレジスト（図示せず）を塗布するステップと、フォトレジストを所望の放射パターン、即ちビア・パターンに露光するステップと、フォトレジストを現像するステップとを含む。現像されたフォトレジスト内のビア・パターンは、１つ又は複数のエッチング・プロセスを用いて、最初にハード・マスク７０に、次に第２誘電体材料６８に転写される。パターン付けされたフォトレジストは、そのパターンがハード・マスク７０に転写されてパターン付けされたハード・マスクを形成した直後に、通常の剥離プロセスを用いて剥離することができる。或いは、パターン付けされたフォトレジストはそのパターンが第２誘電体材料６８に転写された後で剥離することができる。パターンを転写するのに用いるエッチングは、乾式エッチング・プロセス、湿式化学エッチング・プロセス又はそれらの組合せを含むことができる。ここで用いられる「乾式エッチング」という用語は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションのようなエッチング技術を意味する。
本発明は、単に説明のために第１誘電体材料内の１つのビア開口及び１つの導電性構造部のみを示していることに注意されたい。第１誘電体材料内の単一のビア開口及び単一の導電性構造部が示されているが、本発明はそれに限定されない。その代わりに、複数のビア開口及び導電性構造部が本発明により考慮されている。
さらに、第２誘電体材料６８の中にビア開口７２を形成する際に、第２誘電体材料６８の側壁が損傷されて損傷側壁６８’が形成されることに注意されたい。損傷側壁６８’はまた、例えば図４に描かれている。損傷側壁６８’はバルク材料に比べて密度が低い。これは化学的又は物理的な性質とすることができる。例えば、第２誘電体材料６８が原子の一つとしてＣを含むとき、第２誘電体材料６８の損傷側壁６８’は、第２誘電体材料６８の残りの部分に比べて低いＣ含量（即ちＣ減損）を有する。非Ｃ含有誘電体材料を用いるときには、損傷側壁６８’は多孔質であるとして特徴付けることができる。
次に、図４に示した構造体に、ビア開口７２内の第２誘電体材料６８の側壁から損傷層６８’を除去するクリーニング・ステップを施す。クリーニング・ステップを行った後に形成される結果としての構造体は、例えば図５に示す。本発明において用いるクリーニング・プロセスは、図４に示した構造体の損傷側壁６８’を除去することができる任意のクリーニング・プロセスを含む。ビア開口７２の内部から損傷側壁６８’を除去することができるクリーニング・プロセスの例には、ＤＨＦ（即ち希釈フッ化水素酸）又はＤＩ（即ち脱イオン水）との接触などのウェット・クリーニング、ＮＨ３、Ｎ２、Ｈ２又はシランの気体又はプラズマとの接触などのドライ・クリーニング、及びそれらの任意の組合せが含まれる。ＤＨＦとの接触を用いることが好ましい。クリーニング・プロセスは、損傷誘電体とバルク誘電体の間で良好な除去選択性（＞１００：１）を有する。
図６は、図５に示した構造体の全ての露出面（水平及び垂直）上に第２拡散障壁７８に形成した後の図５の構造体を示す。本発明によれば、第２拡散障壁７８は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は、導電性材料がそれを通して拡散するのを防止する障壁として働くことができる任意の他の材料を含む。これらの材料の組合せはまた、多重層スタック拡散障壁を形成することが考慮されている。第２拡散障壁７８は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、又はめっきのような堆積プロセスを用いて形成する。
第２拡散障壁７８の厚さは、障壁内の材料層の数、それを形成するのに用いる技法、及び拡散障壁自体の材料に応じて変化させることができる。典型的には、第２拡散障壁７８は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがよりいっそう典型的である。
次に、例えば図７に示すようなビア・ガウジング（くりぬき）構造部８０を、第１誘電体材料５４内の導電性構造部５８の内部に形成する。図７に示した構造体はＡｒスパッタリング法を用いて形成するが、このスパッタリング法は下層の導電性材料５８に穴をあけて（即ち、第２拡散障壁７８、誘電体キャッピング層６４及びビア開口７２の底部内にある金属キャッピング層６０の一部分、並びに、導電性構造部５８内の導電性材料５８の一部分を除去することにより）、導電性構造部５８の内部にビア・ガウジング構造部（又はアンカー領域）を作り出す。ビア・ガウジング構造部を形成するのに用いるＡｒスパッタリング法は、相互接続技術においてそのような構造部を形成するのに普通に用いられる任意の通常のＡｒスパッタリング法を含む。例証として、Ａｒスパッタリングは、次の非限定的な条件、即ち、２０ｓｃｃｍのＡｒ気体流、２５℃の温度、４００ＫＨｚ及び７５０Ｗの上部電極のバイアス、１３．６ＭＨｚ及び４００Ｗの支持台バイアス、及び０．６ｍｔｏｒｒのプロセス圧力を用いて実施することができる。例証のためにＡｒを示したが、Ｈｅ、Ｎｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｈ２、又はそれらの混合物のなどの任意の他の気体もまた、気体スパッタリング法に用いることができる。
ビア・ガウジング構造部の形成中に、スパッタリング・プロセスからの残留物が、ビア開口７２の下部分７２Ａに第２拡散障壁７８の側壁を形成する。特に、残留物は、ビア開口７２の下部分７２Ａ内の第２拡散障壁７８の側壁上にマルチ材料層８２をもたらし、このマルチ材料層は、ビア開口の下部分７２Ａ内の残りの第２拡散障壁７８の側壁に隣接する誘電体キャッピング層６４からの残留物からなる第１材料層８２Ａと、第１材料層８２Ａに隣接する金属キャッピング層６０からの残留物からなる第２材料層８２Ｂとを含む。図７は、明瞭にするためにマルチ材料層を単に単一層として示し、一方、図１４はマルチ材料層を含むビアの下部分のセグメントの拡大図であり、本発明のこの時点で形成されるマルチ材料層の両方の層を示す。
本発明の好ましい実施形態においては、第１材料層８２Ａは少なくともシリコン及び窒素原子を含む。本発明の別の好ましい実施形態においては、第２材料層８２Ｂは少なくともＣｏ、Ｉｒ及びＲｕ原子を含む。
幾つかの実施形態（図示せず）において、ビア・ガウジング構造部内の残りの導電性材料５８の露出上面の上に金属界面層を選択的に形成することができる。金属界面層は、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積、蒸着、有機金属堆積、ＡＬＤ、又はめっき（無電解又は電解めっき）を含む任意の通常の堆積プロセスを用いて形成する。金属界面層の厚さは、用いる正確な金属界面材料、及びそれを形成するのに用いる堆積技術に応じて変化させることができる。典型的には、金属界面層は約０．５ｎｍから約４０ｎｍまでの厚さを有し、約１ｎｍから約１０ｎｍまでの厚さがよりいっそう典型的である。金属界面層は、例えば、Ｃｏ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｉｒ、Ａｕ、Ｒｈ、Ｐｔ、Ｐｄ又はＡｇのような金属障壁材料を含む。このような材料の合金もまた考慮されている。
図８は、図７に示した構造体の全ての露出面上に金属含有ハード・マスク８４を形成した後の構造体を示す。金属含有ハード・マスク８４は、例えば、Ｒｕ、Ｔａ、Ｗ及びＴｉのうちの１つを含む任意の拡散障壁金属を含む。
金属含有ハード・マスク８４は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積又はめっきなどの堆積プロセスを用いて形成する。
金属含有ハード・マスク８４の厚さは、それを形成するのに用いる技法、及び金属含有ハード・マスク８４自体の金属に応じて変化させることができる。典型的には、金属含有ハード・マスク８４は、約１ｎｍから約４０ｎｍまでの厚さを有し、約２ｎｍから約１０ｎｍまでの厚さがよりいっそう典型的である。
次に、図９に示すように、少なくとも１つのライン開口８６を、ビア開口７２の上に配置し、それに接続する第２誘電体材料６８の内部に形成する。ライン開口８６’も図示したように形成することができる。ライン開口８６、８６’は、最初にビア開口部７２内に平坦化材料（図示せず）を供給することによって形成する。平坦化材料は、初めにビア開口７２を充填するように、例えばＣＶＤ、ＰＥＣＶＤ、スピン・オン・コーティング、蒸着又は化学溶液堆積を含む通常の堆積プロセスを用いて堆積させる。平坦化材料は、通常の反射防止コーティング材料又はスパン・ガラス材料を含む。平坦化材料は、ビア開口７２を完全に充填するとともに、金属含有ハード・マスク８４又はハード・マスク７０の露出面上をビア開口７２の上まで延びる。平坦化材料に加えて、ハード・マスク（図示せず）を平坦化材料の表面上に堆積させ、パターン付けされたフォトレジスト（図示せず）をハード・マスクの表面上に堆積させる。ハード・マスク及びパターン付けされたフォトレジストは、前述のものを含む通常のプロセスを用いて形成する。パターン付けされたフォトレジスト（図示せず）は、ライン開口の幅を有する開口を含むことが認められる。次いで構造体に、図９に示す構造体を形成することができる１つ又は複数のエッチング・プロセスを施す。この図に示すように、この１つ又は複数のエッチング・プロセスは、第２誘電体材料６８の内部にライン開口８６、８６’を形成する。この１つ又は複数のエッチング・ステップは、順番に、ハード・マスクの露出部分、下層の平坦化材料の部分、及び第２誘電体材料６８の露出部分を除去する。パターン付けされたフォトレジスト及びパターン付けされたハード・マスク、並びに、金属含有ハード・マスク８４の一部分は、典型的には前述のエッチング・ステップ中に消費される。次に、構造体から平坦化材料を除去するのに選択的な化学湿式エッチング・プロセス又は化学灰化プロセスを用いて、残りの平坦化材料をビア開口７２から除去する。
ライン開口８６、８６’を第２誘電体材料６８の内部に形成する際に、第２誘電体材料６８の側壁が再び損傷されて損傷側壁６８”が形成することがさらに認められる。損傷側壁６８”はまた、例えば図９に描かれている。損傷側壁６８”は、バルク材料に比べて密度が低い。これは、化学的又は物理的な性質とすることができる。例えば、第２誘電体材料６８が原子の一つとしてＣを含むとき、第２誘電体材料６８の損傷側壁６８”は、第２誘電体材料６８の残りの部分に比べて低いＣ含量（即ちＣ減損）を有する。非Ｃ含有誘電体材料を用いるときには、損傷側壁６８”は多孔質であるとして特徴付けることができる。
図１０は、図９に示した構造体に、ライン開口８６、８６’内の第２誘電体材料６８の側壁から損傷層６８”を除去するクリーニング・ステップを施した後に形成された結果としての構造体を示す。本発明において用いるクリーニング・プロセスは、構造体の損傷側壁６８”を除去することができる任意のクリーニング・プロセスを含む。ライン開口８６、８６’の内部から損傷側壁６８”を除去することができるクリーニング・プロセスの例には、ＤＨＦ（即ち希釈フッ化水素酸）又はＤＩ（即ち脱イオン水）との接触のようなウェット・クリーニング、ＮＨ３、Ｎ２、Ｈ２又はシランの気体又はプラズマとの接触のようなドライ・クリーニング、及びそれらの任意の組合せが含まれる。ＤＨＦとの接触を用いることが好ましい。クリーニング・プロセスは、損傷誘電体とバルク誘電体の間の良好な除去選択性（＞１００：１）を有し、残りの金属含有ハード・マスク８４は除去しない。
本発明のこの時点において、ハード・マスク７０の上の残りの金属含有ハード・マスク８４は、ハード・マスク７０の上で停止する通常の剥離プロセスを用いて除去することができる。或いは、残りの金属含有ハード・マスクは、ライン開口、ビア開口及びビア・ガウジング構造部の充填に続く平坦化プロセス中に除去することができる。残りの図面においては、ハード・マスク７０の上の金属含有ハード・マスク８４は、明瞭にするために、構造体から除去されているように示す。
図１１は、図１０に示したハード・マスク７０の上及びライン開口８６、８６’の全ての露出面（水平及び垂直）の上に第３拡散障壁８８を形成した後の図１０の構造体を示す。本発明によれば、第３拡散障壁８８は、第２拡散障壁７８と同じ又は異なる、好ましくは同じ拡散材料を含むことができる。典型的には、第３拡散障壁８８は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は、導電性材料がそれを通して拡散するのを防止する障壁として働くことができる任意の他の材料を含む。これらの材料の組合せもまた、多重層スタック拡散障壁を形成することが考慮されている。第３拡散障壁８８は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、又はめっきなどの堆積プロセスを用いて形成する。
第３拡散障壁８８の厚さは、障壁内の材料層の数、それを形成するのに用いる技法、及び拡散障壁自体の材料に応じて変化させることができる。典型的には、第３拡散障壁８８は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがよりいっそう典型的である。
幾つかの実施形態においては、接着／めっきシード層（具体的には図示せず）をまた、第３拡散障壁８８の上に形成し、接着／めっきシード層を用いる場合の実施形態においては、図１１に示す参照番号８８は、第３拡散障壁及び随意の接着／めっきシード層の両方を含む材料スタックを表す。随意の接着／めっきシード層を用いるとき、それは元素周期表のＶＩＩＩＡ族からの金属又は金属合金からなる。接着／めっきシード層に適したＶＩＩＩＡ族元素の例には、それらに限定されないが、Ｒｕ、ＴａＲｕ、Ｉｒ、Ｒｈ、Ｐｔ、Ｐｄ及びそれらの合金が含まれる。幾つかの実施形態においては、随意の接着／めっきシード層としてＲｕ、Ｉｒ又はＲｈを用いることが好ましい。随意の接着／めっきシード層は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、めっき、スパッタリング及び物理気相堆積（ＰＶＤ）を含む通常の堆積プロセスによって形成する。随意の接着／めっきシード層の厚さは、例えば、接着／めっきシード層の構成材料、及び、それを形成するのに用いる技法を含む多くの因子に応じて変化させることができる。典型的には、随意の接着／めっきシード層は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約６ｎｍ未満の厚さがよりいっそう典型的である。
ここで図１２を参照すると、ビア及びライン開口、並びに、ビア・ガウジング構造部８０を相互接続導電性材料９０で充填した後の図１１の構造体を示す。相互接続導電性材料９０は、第１誘電体材料５４内の導電性構造部５８（導電性材料がポリシリコンではないという条件で）と同じ又は異なる、好ましくは同じ導電性材料を含むことができる。Ｃｕ、Ａｌ、Ｗ又はそれらの合金を用いることが好ましく、Ｃｕ又はＡｌＣｕが最も好ましい。相互接続導電性材料９０は、第１誘電体材料５４内の導電性構造部５８を形成するのに前述したのと同じ堆積プロセスを用いて形成する。
図１２に示した構造体を準備した後で、構造体に、例えば、化学機械的平坦化及び／又は研削のような通常の平坦化プロセスを施す。平坦化プロセスは、第２相互接続レベル６６の第２誘電体材料６８の上にある種々の材料を除去する。平坦化された構造体は、例えば図１３に示す。図１３においては、相互接続導電性材料９０及び第３拡散障壁８８の各々が、第２誘電体材料６８と同一平面となる上面を有することに留意されたい。
図１３に示した構造体のビア開口７２の下部分７２Ａは、第２誘電体材料６８のパターン付けされた垂直表面から外側に、第２拡散障壁７８、第２拡散障壁７８の側壁上のマルチ材料層８２、及び金属含有ハード・マスク８４を含む多層ライナを含むことが認められる。前述のように、マルチ材料層８２は、残りの第２拡散障壁７８の側壁に隣接する誘電体キャッピング層６４からの残留物からなる第１材料層８２Ａと、第１材料層８２Ａに隣接する金属キャッピング層６０からの残留物からなる第２材料層８２Ｂとを含む。図１３は、明瞭にするためにマルチ材料層を単に単一層として示し、一方、図１５はマルチ材料層を含むビアの下部分のセグメントの拡大図であり、マルチ材料層の両方の層を示すことが認められる。
図１５は、第２拡散障壁７８、マルチ材料層８２及び金属含有ハード・マスク８４を含む本発明の多層ライナを示すことがさらに認められる。
図１３に示す構造体は、本発明の一実施形態を表すことに留意されたい。本発明のこの実施形態において、ビア・ガウジング構造部は、第１誘電体材料５４内の導電性構造部５８の中に形成される。
ここで図１６を参照すると、これはビア・ガウジング構造部が図２−図１３に示したビア・ガウジング構造部に比べて比較的平坦である本発明の別の実施形態を示す図的記述（断面図による）である。この構造体は、スパッタリング・プロセスに関してより穏やかな条件を用いること以外は図２−図１３において前述したのと同じ基本処理ステップを用いて形成する。例えば、より平坦なビア・ガウジング構造部を設けるために以下のスパッタリング条件、即ち、ビア・ガウジング構造部を形成するのに用いたのと同じプロセス条件で約３０％短いプロセス継続時間を用いることができる。
本発明は、その好ましい実施形態に関して特に図示し説明したが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記及び他の変更を加えることができることを理解するであろう。従って、本発明は、説明し例示した通りの形態及び細部には限定されず、添付の特許請求項の範囲内に包含されることが意図されている。
従来の相互接続構造体内における、ＥＭ損傷に起因する故障回路の形成を示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 本発明の基本処理ステップを示す図的記述（断面図による）である。 図７に示された構造体の内部に形成されたビア開口側壁の下部分におけるライナ材料の拡大図を示す図的記述(断面図による)である。 図１３に示された構造体の内部に形成されたビア開口側壁の下部分におけるライナ材料の拡大図を示す図的記述(断面図による)である。 ビア・ガウジング構造部が図２−図１３に示されたガウジング構造部に比べて比較的平坦である、本発明の別の実施形態を示す図的記述（断面図による）である。
符号の説明
１０：金属相互接続構造部
１２：誘電体キャップ
１４：ボイド
５０：初期構造体
５２：第１相互接続レベル
５４：第１誘電体材料
５６：第１拡散障壁
５８：導電性構造部
６０：金属キャッピング層
６４：誘電体キャッピング層
６６：第２相互接続レベル
６８：第２誘電体材料
６８’、６８”：損傷側壁
７０：ハード・マスク
７２：ビア開口
７２Ａ：ビア開口の下部分
７８：第２拡散障壁
８０：ビア・ガウジング構造部
８２：マルチ材料層
８２Ａ：第１材料層
８２Ｂ：第２材料層
８４：金属含有ハード・マスク
８６、８６’：ライン開口
８８：第３拡散障壁
９０：相互接続導電性材料

Claims (20)

  1. 内部に埋設された少なくとも１つの導電性構造部を有する第１誘電体材料を含む第１相互接続レベルであって、前記少なくとも１つの導電性構造部は内部に配置されたビア・ガウジング構造部を有する、第１相互接続レベルと、
    前記少なくとも１つの導電性構造部の全てではなく幾らかの部分の上に配置された、パターン付けされた金属キャッピング層と、
    前記パターン付けされた金属キャッピング層及び前記第１誘電体材料の部分の上に配置されたパターン付けされた誘電体キャッピング層と、
    下層の導電性充填ビアの上に配置され、かつ接続された少なくとも１つの導電性充填ラインを有する第２誘電体材料を含む上層の相互接続レベルと
    を備え、
    前記パターン付けされた誘電体キャッピング層の近傍に配置された前記導電性充填ビアの下部分は、前記第２誘電体材料のパターン付けされた表面から外側に、拡散障壁、マルチ材料層及び金属含有ハード・マスクを含む多層ライナを有し、
    前記マルチ材料層は、前記パターン付けされた誘電体キャッピング層からの残留物からなる第１材料層と、前記パターン付けされた金属キャッピング層からの残留物からなる第２材料層とを含む、
    相互接続構造体。
  2. 前記第１及び第２誘電体材料は、４．０又はそれ以下の誘電率を有する同じ又は異なる低ｋ誘電体を含む、請求項１に記載の相互接続構造体。
  3. 前記第１及び第２誘電体材料は、２．８又はそれ以下の誘電率を有する同じ又は異なる多孔質低ｋ誘電体を含む、請求項１に記載の相互接続構造体。
  4. 前記第１及び第２誘電体材料は、同じ又は異なるものであり、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物、並びに、熱硬化性ポリアリーレンエーテルのうちの少なくとも１つを含む、請求項１に記載の相互接続構造体。
  5. 前記パターン付けされた誘電体キャッピング層は、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドープ酸化物、並びに、窒素及び水素ドープ炭化シリコンＳｉＣ（Ｎ，Ｈ）のうちの１つを含む、請求項１に記載の相互接続構造体。
  6. 前記パターン付けされた金属キャッピング層は、純粋状態のＣｏ、Ｉｒ及びＲｕ、又は、それらとＷ、Ｂ、Ｐ、Ｍｏ及びＲｅのうちの少なくとも１つとの合金、のうちの１つを含む、請求項１に記載の相互接続構造体。
  7. 前記パターン付けされた金属キャッピング層はＣｏ含有物である、請求項６に記載の相互接続構造体。
  8. 前記導電性充填ライン、前記導電性充填ビア及び前記ビア・ガウジング構造部は、同じ相互接続導電性材料で充填される、請求項１に記載の相互接続構造体。
  9. 前記相互接続導電性材料はＣｕ又はＣｕ含有合金からなる、請求項８に記載の相互接続構造体。
  10. 前記第１材料層はシリコン及び窒素原子を含む、請求項１に記載の相互接続構造体。
  11. 前記第２材料層はＣｏ、Ｉｒ及びＲｕのうちの１つの原子を含む、請求項１に記載の相互接続構造体。
  12. 前記金属含有ハード・マスクはＲｕ、Ｔａ及びＴｉのうちの１つを含む、請求項１に記載の相互接続構造体。
  13. 相互接続構造体の形成方法であって、
    内部に埋設された少なくとも１つの導電性構造部を有する第１誘電体材料と、前記少なくとも１つの導電性構造部の表面上に配置された金属キャッピング層と、前記金属キャッピング層及び前記第１誘電体材料の部分の表面上に配置された誘電体キャッピング層と、前記誘電体キャッピング層の表面上に配置された第２誘電体材料と、前記誘電体キャッピング層の表面上に配置されたハード・マスクとを含む構造体を準備するステップと、
    前記ハード・マスク及び前記第２誘電体材料を貫通して前記誘電体キャッピング層の表面上で停止する少なくとも１つのビア開口を形成するステップと、
    前記少なくとも１つのビア開口の内部で、かつ前記第２誘電体材料の側壁上及び前記誘電体キャッピング層の露出された面上、に配置された拡散障壁を形成するステップと、
    前記拡散障壁、前記誘電体キャッピング層及び前記金属キャッピング層の部分を除去することによって、前記第１誘電体材料内に埋設された前記少なくとも１つの導電性構造部の中にビア・ガウジング構造部を形成するステップであって、該ステップ中に前記少なくとも１つのビア開口の底部に、前記誘電体キャッピング層からの残留物からなる第１材料層と、前記金属キャッピング層からの残留物からなる第２材料層とを含むマルチ材料層が形成される、ステップと、
    前記少なくとも１つのビア開口内に金属含有ハード・マスクを形成するステップと、
    前記少なくとも１つのビア開口の上に配置され、かつそれに接触する少なくとも１つのライン開口を形成するステップと、
    前記少なくとも１つのライン開口及び前記少なくとも１つのビア開口の内部に別の拡散障壁を形成するステップと、
    前記ビア・ガウジング構造部、前記少なくとも１つのビア開口及び前記少なくとも１つのライン開口の内部に、前記第２誘電体材料の上面と同一平面となる上面を有する相互接続導電性材料を形成するステップと、
    を含む方法。
  14. 前記少なくとも１つのビア・ガウジング構造部は、気体スパッタリング・プロセスによって形成される、請求項１３に記載の方法。
  15. 前記気体スパッタリング・プロセスは、Ａｒ、Ｈｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３及びＮ２Ｈ２のうちの１つを含む、請求項１４に記載の方法。
  16. 前記金属含有ハード・マスクは、Ｒｕ、Ｔａ、Ｗ及びＴｉのうちの１つを含む、請求項１３に記載の方法。
  17. 前記少なくとも１つのビア開口を形成した後、前記第２誘電体材料の側壁が損傷され、前記損傷側壁は、希釈フッ化水素酸の使用を含むクリーニング・ステップによって除去される、請求項１３に記載の方法。
  18. 前記少なくとも１つのライン開口を形成した後、前記第２誘電体材料の側壁が損傷され、前記損傷側壁は、希釈フッ化水素酸の使用を含むクリーニング・ステップによって除去される、請求項１３に記載の方法。
  19. 前記第１材料層はシリコン及び窒素原子を含む、請求項１３に記載の方法。
  20. 前記第２材料層はＣｏ、Ｉｒ及びＲｕのうちの１つの原子を含む、請求項１３に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659856B2 (en) 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
KR101848137B1 (ko) * 2015-10-20 2018-04-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조물과 그 형성 방법
KR101849728B1 (ko) 2015-04-16 2018-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조 및 이를 형성하는 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079159A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀
US8637400B2 (en) 2011-06-21 2014-01-28 International Business Machines Corporation Interconnect structures and methods for back end of the line integration
US8623735B2 (en) * 2011-09-14 2014-01-07 Globalfoundries Inc. Methods of forming semiconductor devices having capacitor and via contacts
US8796853B2 (en) 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US8841208B2 (en) * 2012-07-18 2014-09-23 International Business Machines Corporation Method of forming vertical electronic fuse interconnect structures including a conductive cap
US8835305B2 (en) 2012-07-31 2014-09-16 International Business Machines Corporation Method of fabricating a profile control in interconnect structures
US8916461B2 (en) * 2012-09-20 2014-12-23 International Business Machines Corporation Electronic fuse vias in interconnect structures
US9030013B2 (en) * 2012-09-21 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures comprising flexible buffer layers
KR101950349B1 (ko) * 2012-12-26 2019-02-20 에스케이하이닉스 주식회사 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법
US9349608B2 (en) * 2013-12-13 2016-05-24 Globalfoundries Inc. Methods of protecting a dielectric mask layer and related semiconductor devices
US10014382B2 (en) * 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making
US9219033B2 (en) * 2014-03-21 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US9349691B2 (en) 2014-07-24 2016-05-24 International Business Machines Corporation Semiconductor device with reduced via resistance
US9728501B2 (en) * 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US9911698B1 (en) * 2016-08-25 2018-03-06 International Business Machines Corporation Metal alloy capping layers for metallic interconnect structures
US10361119B1 (en) * 2018-04-30 2019-07-23 International Business Machines Corporation Enlarged contact area structure using noble metal cap and noble metal liner
KR102493464B1 (ko) 2018-07-19 2023-01-30 삼성전자 주식회사 집적회로 장치 및 이의 제조 방법
US11335596B2 (en) * 2018-10-30 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Selective deposition for integrated circuit interconnect structures
US10903002B2 (en) * 2019-04-29 2021-01-26 Spin Memory, Inc. Method for manufacturing a magnetic memory element using Ru and diamond like carbon hard masks

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040115921A1 (en) * 2002-12-11 2004-06-17 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
US20060264030A1 (en) * 2005-05-20 2006-11-23 Sharp Kabushiki Kaisha Wire structure and forming method of the same
US20070077761A1 (en) * 2005-09-30 2007-04-05 Matthias Lehr Technique for forming a copper-based metallization layer including a conductive capping layer
JP2007142033A (ja) * 2005-11-16 2007-06-07 Toshiba Corp 半導体装置の製造装置及び製造方法
US20070205482A1 (en) * 2006-03-01 2007-09-06 International Business Machines Corporation Novel structure and method for metal integration
US20080057698A1 (en) * 2006-08-30 2008-03-06 Nec Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2811131B2 (ja) * 1991-04-26 1998-10-15 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH05275540A (ja) * 1992-03-28 1993-10-22 Yamaha Corp 集積回路装置
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6355983B2 (en) * 1997-05-20 2002-03-12 Texas Instruments Incorporated Surface modified interconnects
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
TW434877B (en) * 1998-12-03 2001-05-16 Matsushita Electronics Corp Semiconductor memory device and method for manufacturing the same
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
US6797623B2 (en) * 2000-03-09 2004-09-28 Sony Corporation Methods of producing and polishing semiconductor device and polishing apparatus
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US6642146B1 (en) * 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
US6607977B1 (en) * 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
JP2002367998A (ja) * 2001-06-11 2002-12-20 Ebara Corp 半導体装置及びその製造方法
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US6940173B2 (en) * 2003-01-29 2005-09-06 International Business Machines Corporation Interconnect structures incorporating low-k dielectric barrier films
TW589708B (en) * 2003-08-19 2004-06-01 Nanya Technology Corp Method for defining deep trench in substrate and multi-layer hard mask structure for defining the same
JP3647853B1 (ja) * 2003-10-24 2005-05-18 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
US7193323B2 (en) * 2003-11-18 2007-03-20 International Business Machines Corporation Electroplated CoWP composite structures as copper barrier layers
US7087517B2 (en) * 2003-12-24 2006-08-08 Intel Corporation Method to fabricate interconnect structures
TWI248115B (en) * 2004-06-09 2006-01-21 Nanya Technology Corp Semiconductor device with multi-layer hard mask and method for contact etching thereof
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
KR100621548B1 (ko) * 2004-07-30 2006-09-14 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7799683B2 (en) * 2004-11-08 2010-09-21 Tel Epion, Inc. Copper interconnect wiring and method and apparatus for forming thereof
JP2006179599A (ja) * 2004-12-21 2006-07-06 Toshiba Corp 半導体装置およびその製造方法
US7247946B2 (en) * 2005-01-18 2007-07-24 International Business Machines Corporation On-chip Cu interconnection using 1 to 5 nm thick metal cap
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
US7402519B2 (en) * 2005-06-03 2008-07-22 Intel Corporation Interconnects having sealing structures to enable selective metal capping layers
US8747960B2 (en) * 2005-08-31 2014-06-10 Lam Research Corporation Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
KR20070071020A (ko) * 2005-12-29 2007-07-04 동부일렉트로닉스 주식회사 캐핑 금속층에 의해 보호된 구리 금속 배선 및 그 제조방법
US7410544B2 (en) * 2006-04-21 2008-08-12 Freescale Semiconductor, Inc. Method for cleaning electroless process tank
US7482261B2 (en) * 2006-07-26 2009-01-27 International Business Machines Corporation Interconnect structure for BEOL applications
US7745282B2 (en) * 2007-02-16 2010-06-29 International Business Machines Corporation Interconnect structure with bi-layer metal cap
US9385034B2 (en) * 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
US7977791B2 (en) * 2007-07-09 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of boron-containing metal cap pre-layer

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040115921A1 (en) * 2002-12-11 2004-06-17 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
JP2006510195A (ja) * 2002-12-11 2006-03-23 インターナショナル・ビジネス・マシーンズ・コーポレーション キャップ層を有する半導体相互接続構造上に金属層を堆積させる方法
US20060264030A1 (en) * 2005-05-20 2006-11-23 Sharp Kabushiki Kaisha Wire structure and forming method of the same
JP2006324584A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置およびその製造方法
US20070077761A1 (en) * 2005-09-30 2007-04-05 Matthias Lehr Technique for forming a copper-based metallization layer including a conductive capping layer
JP2009510771A (ja) * 2005-09-30 2009-03-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 導電性キャッピング層を含む銅ベースのメタライゼーション層を形成する技術
JP2007142033A (ja) * 2005-11-16 2007-06-07 Toshiba Corp 半導体装置の製造装置及び製造方法
US20070205482A1 (en) * 2006-03-01 2007-09-06 International Business Machines Corporation Novel structure and method for metal integration
JP2009528702A (ja) * 2006-03-01 2009-08-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属統合のための新規な構造体及び方法
US20080057698A1 (en) * 2006-08-30 2008-03-06 Nec Electronics Corporation Method of manufacturing semiconductor device
JP2008060243A (ja) * 2006-08-30 2008-03-13 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659856B2 (en) 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
KR101757520B1 (ko) * 2014-10-24 2017-07-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적회로 구조물 및 그 제조방법
US9941199B2 (en) 2014-10-24 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
KR101849728B1 (ko) 2015-04-16 2018-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조 및 이를 형성하는 방법
KR101848137B1 (ko) * 2015-10-20 2018-04-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조물과 그 형성 방법
US10535603B2 (en) 2015-10-20 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming interconnection structure
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same

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