KR20100079159A - 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀 - Google Patents

반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀 Download PDF

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Abstract

플래시 메모리 셀의 속도 증가를 위해서는 셀 크기의 감소가 필수적이나, 일반적인 형태의 트랜지스터를 사용하기 때문에 그 크기를 줄이기에는 많은 어려움이 있다. 그럼에도 불구하고, 플래시 메모리 셀 면적의 축소는 전체 밀도를 높이고 메모리 동작 속도를 높여 성능 향상을 가져올 수 있으므로 매우 중요한 인자로 대두되고 있다. 이에 본 발명은, 측벽 폴리실리콘을 부유 게이트로 직접 이용하여 부유 게이트의 크기를 줄임으로써, 셀 크기를 줄이고 부유 게이트에 걸리는 커플링 비를 높일 수 있는 반도체 플래시 메모리 제조 방법을 마련하고, 또한 이를 구현하기 위한 플래시 메모리 셀을 제안하고자 한다.
플래시 메모리, 부유 게이트, 제어 게이트, 스페이서

Description

반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀{METHOD FOR MANUFACTURING SEMICONDUCTOR FLASH MEMORY, FLASH MEMORY CELL}
본 발명은 반도체 플래시 메모리 제조 기술에 관한 것으로, 특히 메모리 속도 증가를 위해 셀 크기를 줄이는데 적합한 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀에 관한 것이다.
일반적인 플래시 메모리 셀(flash memory cell)은 이중 폴리(double poly-silicon) 구조로 배열되어 있어 특정 셀에 정보를 저장하고 지울 수 있도록 한다.
메모리 블록의 EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 플래시 메모리 셀 구조는 이중 폴리인 경우에 도 1에 예시한 바와 같다.
도 1에 예시한 바와 같이, 이중 폴리 구조의 플래시 메모리 셀은, 반도체 기판(10), 터널링 산화막(tunnel oxide)(12), 부유 게이트(floating gate) (14), 유전막(16), 제어 게이트(control gate)(18), 소스 영역(20), 스페이서(22) 등의 순서로 형성된다.
도 1에 예시한 바와 같이, 플래시 메모리는 부유 게이트(14)와 제어 게이트(16)라는 두 개의 게이트를 지니고 있는데, 이 부유 게이트(14)와 제어 게이트(16)는 유전막(16)에 의해 분리되어 있으며, 또한, 부유 게이트(14)와 실리콘 기판(10)은 터널링 산화막(12)에 의해 분리된다.
이러한 플래시 메모리의 데이터 저장은 통상 부유 게이트(14)에 전자 또는 정공을 집어넣거나 소거함으로써 구현된다. 즉, 부유 게이트(14)는 터널링 산화막(12)과 유전막(16), 예컨대 ONO(Oxide+Nitride+Oxide) 유전막에 의해 완전히 격리되어 있으므로, 일단 부유 게이트(14)에 들어온 전자 혹은 정공은 전원이 공급되지 않는 경우에도 부유 게이트(14)를 빠져나가지 못하므로 데이터가 소실되지 않는 것이다.
한편, 데이터의 기록 또는 소거를 위해서는 외부에서 접근 가능한 단자, 즉, 제어 게이트(18)와 정션 혹은 기판에 인가한 바이어스가 부유 게이트(14)에 유도되어 터널링 산화막(12) 양단에서 높은 전계가 형성될 수 있어야 한다.
제어 게이트(18)와 정션 혹은 기판(10)에 인가한 전압이 부유 게이트(14)에 유도되는 비율을 커플링 비(Coupling Ratio : CR)라 하며, 커플링 비가 클수록 셀에 대한 프로그램과 소거 동작 효율이 증가하고 외부에서 인가해야 하는 전압은 낮아질 수가 있다.
즉, 제어 게이트(18)는 폴리실리콘 스택 구조를 갖는 비휘발성 메모리 중 실제적 게이트 역할을 하는 전극으로서, 이 전극의 바이어스 상태에 따라 소자의 프로그램 기록과 삭제가 수행된다.
종래의 기술에서는 이러한 제어 게이트 식각 완료 후, 유전막 식각을 진행하는 공정을 가지고 진행하였다.
이러한 반도체 플래시 메모리 셀의 제조 공정 순서를 구체적을 설명하면 다음과 같다.
먼저, 도 1에 예시한 바와 같이, 반도체 기판(10) 상에 터널링 산화막(12)과 부유 게이트용 폴리실리콘을 증착한 후, 실리콘 질화막과 산화막, 예컨대, TEOS(Tetraethylorthosilicate)층을 식각한다.
그런 다음, 부유 게이트용 폴리실리콘 상에 폴리실리콘을 증착하여 제어 게이트(18)를 형성한 후 제어 게이트 패턴을 형성한다.
이후, 제어 게이트(18)를 식각하여 에치백 효과에 의한 스페이서(22)를 형성한다.
그리고, 산화막/폴리실리콘 선택비를 이용하여 폴리실리콘 식각 공정을 수행하는데, 스페이서(22)가 제거되는 시점에 하부 영역의 산화막과 질화막이 제거된다. 이때, 두 폴리실리콘 간에는 ONO 단차가 발생된다.
최종적으로, ONO 식각 공정을 다시 실시하여 측벽의 ONO를 제거한다.
이상과 같이, 플래시 메모리 셀 구조에서는, 게이트 산화막 위의 부유 게이트가 실제적인 전자의 존재유무에 따라 프로그램되거나 소거되는데, 부유 게이트는 ONO 구조나 기타 유사구조에 의하여 절연되고 상부 전극으로 제어 게이트가 적층된다.
셀의 프로그램 또는 소거는 제어 게이트의 바이어스에 의하여 상태가 결정되 는 구조이다.
이와 같은 플래시 메모리 셀의 속도 증가를 위해서는 셀 크기의 감소가 필수적이나, 도 1과 같이 일반적인 형태의 트랜지스터를 사용하기 때문에 그 크기를 줄이기에는 많은 어려움이 있다.
그럼에도 불구하고, 플래시 메모리 셀 면적의 축소는 전체 밀도를 높이고 메모리 동작 속도를 높여 성능 향상을 가져올 수 있으므로 매우 중요한 인자로 대두되고 있다.
이에 본 발명은, 측벽 폴리실리콘을 부유 게이트로 직접 이용하여 부유 게이트의 크기를 줄임으로써, 셀 크기를 줄이고 부유 게이트에 걸리는 커플링 비를 높일 수 있는 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀을 제안하고자 한다.
본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 반도체 기판 상에 하드마스크용 산화막을 증착한 후 패터닝 및 식각 공정을 진행하여 하드마스크 패턴을 형성하는 과정과, 상기 하드마스크 패턴이 형성된 상기 반도체 기판 상에 터널링 산화막을 형성하는 과정과, 상기 터널링 산화막이 형성된 상기 하드마스크 패턴 의 상부에 폴리실리콘을 증착한 후 식각 공정을 진행하여 상기 하드마스크 패턴의 측벽에 1차 스페이서를 형성하는 과정과, 상기 하드마스크 패턴 및 터널링 산화막의 일부를 제거한 후 상기 1차 스페이서에 셀프 얼라인되는 소스/드레인 영역을 형성하는 과정과, 상기 1차 스페이서의 측벽에 대해 스페이서를 형성하는 공정을 진행하여 2차 스페이서를 형성하는 과정을 포함하는 반도체 플래시 메모리 제조 방법을 제공한다.
본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 반도체 기판과, 상기 반도체 기판 상에 형성되는 터널링 산화막과, 상기 터널링 산화막이 형성된 상기 반도체 기판 상에 형성되는 1차 스페이서와, 상기 1차 스페이서의 측벽에 형성되는 2차 스페이서와, 상기 1차 스페이서 및 2차 스페이서 상부에 형성되는 유전막과, 상기 유전막의 상부에 형성되는 제어 게이트와, 상기 제어 게이트와 2차 스페이서의 측벽에 형성되는 3차 스페이서를 포함하는 플래시 메모리 셀을 제공한다.
본 발명에 의하면, 플래시 메모리의 부유 게이트의 크기를 줄여 셀의 동작 속도를 빠르게 하고 지연시간을 줄일 수 있다. 또한, 부유 게이트에 인가되는 전압을 줄일 수 있어 메모리 동작 효율을 높이고 신뢰도 특성을 좋게 한다. 또한, 부유 게이트의 크기가 작아짐에 따라 제어 게이트로부터 인가된 바이어스가 부유 게이트에 걸리는 커플링 비를 높게 하는 효과가 있다.
본 발명은, 측벽 폴리실리콘(sidewall polysilicon)을 부유 게이트(floating gate)로 직접 이용하여 부유 게이트의 크기를 줄임으로써, 셀 크기(cell size)를 줄이고 부유 게이트에 걸리는 커플링 비(coupling ratio)를 높이는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 플래시 메모리 제조 방법을 설명하기 위한 공정 단면을 예시한 도면이다.
먼저, 도 2a에 예시한 바와 같이, 반도체 기판(10) 상에 하드마스크용 산화막을 증착한 후 패터닝 및 식각 공정을 진행하여 하드마스크 패턴(100)을 형성한다.
도 2b에서는 이러한 하드마스크 패턴(100)이 형성된 반도체 기판(10) 상에 열적 산화 공정을 진행하여 터널링 산화막(102)을 형성한다.
도 2c에서는 도 2b의 터널링 산화막(102)이 형성된 하드마스크 패턴(100) 상부에 폴리실리콘을 증착한 후 식각 공정을 진행하여 하드마스크 패턴(100) 측벽에 1차 스페이서(spacer)(104)을 형성한다. 이때의 1차 스페이서(104)는, 후술하는 설명에서와 같이, 플래시 메모리 셀의 부유 게이트에 해당될 수 있으며, 이러한 1 차 스페이서(104)를 부유 게이트용 스페이서라고도 명명한다.
이후, 도 2d에서는, 산화막으로 이루어진 하드마스크 패턴(100) 및 터널링 산화막(102)의 일부를 제거한다. 이때의 제거 공정은, 예컨대 건식 식각 공정이 적용될 수 있을 것이다. 도 2d에서 도면부호 102'는 이러한 건식 식각 공정이 적용된 이후의 터널링 산화막을 나타낸다.
도 2e에서는, N형 도펀트를 이온주입하여 부유 게이트용 스페이서(104)의 소스/드레인 영역(106)을 형성한다. 이때의 이온주입은, 셸로우(shallow)하게 이온주입을 진행하여 누설전류 레벨을 낮추고 핫 캐리어(hot carrier) 발생을 유도하는데, 적당한 도즈(dose)와 에너지로 제어하였을 경우, 좀 더 깊은 소스/드레인으로 소스/드레인 영역을 한 번에 형성하는 것이 바람직할 것이다. 또한, 누설전류 문제가 있을 경우에는, CMOS의 LDD 이온주입 기법을 적용할 수도 있다.
한편, 도 2f에서는, 도 2c에서 형성된 1차 스페이서, 즉 부유 게이트용 스페이서(104)의 측벽에 대해 사이드월(sidewall) 공정, 예컨대 절연물질을 기판 전체에 형성한 후 이를 건식식각 공정으로 식각하여 1차 스페이서(104)의 측벽에 스페이서를 형성하는 공정을 진행하여 2차 스페이서(108)가 형성되도록 한다. 이때, 2차 스페이서(108)는, 부유 게이트의 평탄화를 유지하고 측벽 증착 두께를 확보하도록 형성되는 것을 특징으로 한다.
도 2g에서는, 상술한 1차 스페이서(104) 및 2차 스페이서(108)가 형성된 반도체 기판 전면에 대해 유전막, 예컨대 ONO(Oxide+Nitride+Oxide) 유전막(110)을 형성한다. 이러한 ONO 유전막(110)의 형성 공정은, 후술하는 부유 게이트와 제어 게이트의 절연을 위해 필요한 공정이다.
도 2h에서는, 게이트 전극을 위한 폴리실리콘을 증착한 후 패터닝 및 식각 공정을 진행하여 제어 게이트(112)를 디파인(define)한다. 도 2h에서 도면부호 108 및 110'는 이와 같은 제어 게이트(112)의 형성을 위한 패터닝 및 식각 공정이 진행된 이후의 2차 스페이서 및 ONO 유전막을 각각 나타낸다.
이후, 도 2i에서는, 도전형 도펀트를 저농도로 이온 주입하여 2차 스페이서(108')에 셀프 얼라인(self-align)되는 소스/드레인 영역(114)을 형성한다.
최종적으로 도 2j에서는, 절연물질을 기판 전체에 형성한 후 이를 건식 식각공정으로 식각하여 게이트 전극(108')(112)의 측벽에 3차 스페이서(116)를 형성한다.
이후, 소자 분리막 사이에 도펀트를 주입하여 포토다이오드(도시 생략됨)를 형성하고, 다층의 금속배선들이 비아를 통해 층별로 연결되도록 형성한다.
도 2j에서 알 수 있듯이, 본 실시예에 따른 반도체 플래시 메모리 제조 방법에 의해 구현되는 플래시 메모리 셀은, 반도체 기판(10), 반도체 기판(10) 상에 형성되는 터널링 산화막(102'), 터널링 산화막(102')이 형성된 반도체 기판(10) 상에 형성되는 1차 스페이서(부유 게이트용 스페이서)(104), 1차 스페이서(104)에 셀프 얼라인되어 반도체 기판(10) 내에 형성되는 1차 소스/드레인 영역(106), 1차 스페이서(104)의 측벽에 형성되는 2차 스페이서(108'), 1차 스페이서(104) 및 2차 스페이서(108') 상부에 형성되는 ONO 유전막(110'), ONO 유전막(110')의 상부에 형성되는 제어 게이트(112), 2차 스페이서(108')에 셀프 얼라인되는 2차 소스/드레인 영 역(114), 제어 게이트(112)와 2차 스페이서(108')의 측벽에 형성되는 3차 스페이서(116)를 포함하는 구조를 갖는다.
이상 설명한 바와 같이, 본 실시예에 따르면, 측벽 폴리실리콘을 부유 게이트로 직접 이용하여 부유 게이트의 크기를 줄임으로써, 셀 크기를 줄이고 부유 게이트에 걸리는 커플링 비를 높이도록 구현한 것이다.
앞서 언급한 실시예는 본 발명을 한정하는 것이 아니라 예증하는 것이며, 이 분야의 당업자라면 첨부한 청구항에 의해 정의된 본 발명의 범위로부터 벗어나는 일 없이, 많은 다른 실시예를 설계할 수 있음을 유념해야 한다. 청구항에서는, 괄호 안에 있는 어떤 참조 기호도 본 발명을 한정하도록 해석되지 않아야 한다. "포함하는", "포함한다" 등의 표현은, 전체적으로 모든 청구항 또는 명세서에 열거된 것을 제외한 구성 요소 또는 단계의 존재를 배제하지 않는다. 구성 요소의 단수의 참조부는 그러한 구성 요소의 복수의 참조부를 배제하지 않으며, 그 반대도 마찬가지이다. 서로 다른 종속항에 확실한 수단이 기술되었다고 하는 단순한 사실은, 이러한 수단의 조합이 사용될 수 없다는 것을 나타내지 않는다.
도 1은 종래의 반도체 플래시 메모리 제조 방법을 설명하는 공정 단면도,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 플래시 메모리 제조 방법을 설명하는 공정 단면도.

Claims (12)

  1. 반도체 기판 상에 하드마스크용 산화막을 증착한 후 패터닝 및 식각 공정을 진행하여 하드마스크 패턴을 형성하는 과정과,
    상기 하드마스크 패턴이 형성된 상기 반도체 기판 상에 터널링 산화막을 형성하는 과정과,
    상기 터널링 산화막이 형성된 상기 하드마스크 패턴의 상부에 폴리실리콘을 증착한 후 식각 공정을 진행하여 상기 하드마스크 패턴의 측벽에 1차 스페이서를 형성하는 과정과,
    상기 하드마스크 패턴 및 터널링 산화막의 일부를 제거한 후 상기 1차 스페이서에 셀프 얼라인되는 소스/드레인 영역을 형성하는 과정과,
    상기 1차 스페이서의 측벽에 대해 스페이서를 형성하는 공정을 진행하여 2차 스페이서를 형성하는 과정
    을 포함하는 반도체 플래시 메모리 제조 방법.
  2. 제 1 항에 있어서,
    상기 방법은,
    상기 1차 스페이서 및 2차 스페이서가 형성된 상기 반도체 기판의 전면에 대해 유전막을 형성하는 과정과,
    상기 유전막의 상부에 폴리실리콘을 증착한 후 패터닝 및 식각 공정을 진행하여 게이트 전극을 형성하는 과정
    을 더 포함하는 반도체 플래시 메모리 제조 방법.
  3. 제 1 항에 있어서,
    상기 1차 스페이서는, 부유 게이트용 스페이서인 반도체 플래시 메모리 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크 패턴 및 터널링 산화막의 일부는, 건식 식각 공정에 의해 제거되는 반도체 플래시 메모리 제조 방법.
  5. 제 1 항에 있어서,
    상기 소스/드레인 영역은, N형 도펀트를 이온주입하여 형성되는 반도체 플래시 메모리 제조 방법.
  6. 제 1 항에 있어서,
    상기 2차 스페이서는, 상기 1차 스페이서의 평탄화를 유지하고 측벽 증착 두께를 확보하도록 형성되는 반도체 플래시 메모리 제조 방법.
  7. 제 2 항에 있어서,
    상기 유전막은, ONO(Oxide+Nitride+Oxide) 유전막인 반도체 플래시 메모리 제조 방법.
  8. 제 1 항에 있어서,
    상기 방법은,
    상기 게이트 전극을 형성한 후, 도전형 도펀트를 저농도로 이온 주입하여 상기 2차 스페이서에 셀프 얼라인(self-align)되는 소스/드레인 영역을 형성하는 과정과,
    절연물질을 상기 반도체 기판 전체에 형성한 후 이를 건식 식각 공정으로 식각하여 상기 제 1 스페이서 및 제어 게이트의 측벽에 3차 스페이서를 형성하는 과정
    을 더 포함하는 반도체 플래시 메모리 제조 방법.
  9. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 터널링 산화막과,
    상기 터널링 산화막이 형성된 상기 반도체 기판 상에 형성되는 1차 스페이서와,
    상기 1차 스페이서의 측벽에 형성되는 2차 스페이서와,
    상기 1차 스페이서 및 2차 스페이서 상부에 형성되는 유전막과,
    상기 유전막의 상부에 형성되는 제어 게이트와,
    상기 제어 게이트와 2차 스페이서의 측벽에 형성되는 3차 스페이서
    를 포함하는 플래시 메모리 셀.
  10. 제 9 항에 있어서,
    상기 1차 스페이서는, 부유 게이트용 스페이서인 플래시 메모리 셀.
  11. 제 9 항에 있어서,
    상기 플래시 메모리 셀은,
    상기 1차 스페이서에 셀프 얼라인되어 상기 반도체 기판 내에 형성되는 1차 소스/드레인 영역과,
    상기 2차 스페이서에 셀프 얼라인되는 2차 소스/드레인 영역
    을 더 포함하는 플래시 메모리 셀.
  12. 제 9 항에 있어서,
    상기 유전막은, ONO(Oxide+Nitride+Oxide) 유전막인 플래시 메모리 셀.
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