JP2007524233A - 短チャネル効果を減少させる埋め込みチャネルフラッシュ構造 - Google Patents

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Abstract

短チャネル効果を減少させたメモリセルを記載する。ソース領域(54)およびドレイン領域(56)を半導体ウェーハ(58)中に形成する。ソース領域(54)およびドレイン領域(58)の間にトレンチ領域(59)を形成する。このトレンチ領域、ソース領域およびドレイン領域の下に埋め込みチャネル領域(52)を形成する。半導体基板のトレンチ領域中にゲート絶縁層(60)を形成する。このゲート絶縁層は、埋め込みチャネル領域上に、およびソース領域とドレイン領域との間に形成される。埋め込みチャネル領域の上の半導体基板上に、制御ゲート層(70)を形成する。この制御ゲート層は、ゲート絶縁層によって埋め込みチャネルから分離される。

Description

本発明は概してフラッシュメモリデバイスおよびその製造方法、より詳しくは、短チャネル効果を減少させたフラッシュメモリおよびその製造方法に関する。
近年の集積回路の製造においては、メモリセルのような半導体デバイスをできるだけ小さく製造する傾向が広がっている。
一般的に電界効果トランジスタ(FET)から形成されるメモリセルは、半導体基板にN型またはP型不純物を注入することによって半導体基板の活性領域に形成される、ソースおよびドレインを含んでいる。ソースおよびドレインの間にはチャネル(または本体)領域が配置される。本体領域の上にはゲート電極が配置される。このゲート電極と本体は、ゲート絶縁層によって隔てられている。
バルク・フォーマット中(例えばシリコン基板に形成されている活性領域)、またはSOI(semiconductor-on-insulator)フォーマット中(例えば、シリコン基板上に配置される絶縁層上に配置されるシリコンフィルム中)にメモリセルを形成することができることが注目される。
比較的小さなダイ領域の比較的大きな回路システムを形成するため、より小さなトランジスタを製造することによってより多くのトランジスタが単一モノリシック基板上に載置できるようになるが、このダウンスケーリングにより性能が著しく下がってしまう可能性がある。
比較的短い長さのチャネルを有するFETデバイスにおいては、FETは、短チャネル効果(SCE)と呼ばれる多くの好ましくない電気的特性を呈する場合がある。
SCEは一般に、ゲートがチャネル領域を適切に制御していない場合に生じる。SCEは、スレショルド電圧(しきい値電圧)(Vt)のロールオフ、オフ電流(off current)(Ioff)のロールアップ、およびDIBL(drain induced barrier lowering)を含む。物理的な寸法が減少するにつれて、SCEはより深刻になり得る。
SCEは、FETデバイスにおいて使用される結晶質の本来的性質によるものである。
すなわち、ソース/本体とドレイン/本体における、バンドギャップおよび拡散電位は、チャネル長のリダクションのような物理的なデバイス寸法のリダクションでスケーリングすることができない。
SCEを最小化するのに使用される一般的な技術は、ソース/ドレイン領域の一部として拡張部を備えるFETを製造することである。この拡張部は一般的に、周知の従来技術であるLDD(lightly doped drain)技術を使用して形成される。
しかしながら、SCEを減少させたメモリセルのような半導体素子、およびこのような半導体素子を作るための製造技術が依然として必要とされている。
本発明の要約
上記の点から、本発明の一態様は、メモリセルに関する。このメモリセルは、その表面に形成された少なくとも1つのトレンチを有する半導体基板と、各トレンチの底部において半導体基板中に形成される、第1導電型の半導体の埋め込みチャネル領域と、各トレンチの両側上の半導体基板中に形成される、共に第2導電型の半導体のソース領域およびドレイン領域と、半導体基板上に形成されるとともに、トレンチの底部および側壁に沿って形成されるゲート絶縁層と、埋め込みチャネル領域上のゲート絶縁層の上に形成される、制御ゲート層と、を含む。
本発明の第2の態様は、メモリセルの製造方法に関する。このメモリセルの製造方法は、半導体基板中に少なくとも1つのトレンチを形成するステップと、各トレンチの底部における前記半導体基板中に、第1導電型の半導体の埋め込みチャネル領域を形成するステップと、各トレンチの両側上の前記半導体基板中に、共に第2導電型の半導体のソース領域およびドレイン領域を形成するステップと、前記半導体基板上に、前記トレンチの前記底部および側壁に沿ってゲート絶縁層を形成するステップと、前記埋め込みチャネル領域上の前記ゲート絶縁層の上に、制御ゲート層を形成するステップと、を含む。
本発明の他の目的、構成および利点は、以下の詳細な説明から明らかになるであろう。しかしながら、詳細な説明および特定の例が本発明の好ましい実施形態を示す一方でこれらは単なる例示であり、本発明に反しない様々な変更が当然行なわれ得ることを理解すべきである。
以下、添付の図面とともに本発明を詳細に説明する。図面においては、類似する要素には類似する参照番号が付されている。
図1Aは、本発明の実施形態によるメモリセル50を示している。メモリセル50は、N型導電ソース領域54およびN型導電ドレイン領域56の下に配置された、軽くドープされた、埋め込み(recessed)P型導電チャネル領域52を含んでいる。
ソース領域54およびドレイン領域56は、ウェーハ58の表面から埋め込みチャネル領域52まで広がる。
トレンチ領域59は、埋め込みチャネル領域52上、およびソース領域54とドレイン領域56との間の基板中に形成される。
ゲート絶縁層60は、トレンチ領域59の底部および側壁に沿って形成される。したがってゲート絶縁層60は、例えば図1Aに示すように、トレンチ領域59の「トレンチ形状」を維持する。
このゲート絶縁層60は、例えばSiO2を含んでいる。
例えばポリシリコン・フローティングゲート層のようなフローティングゲート層68は、ゲート絶縁層60上に配置される。
フローティングゲート層68はトレンチ領域59中に存在する。このフローティングゲート層68上には、例えばポリシリコン制御ゲートのような制御ゲート層70がある。
ゲート間絶縁膜72は、制御ゲート層70とフローティングゲート層68との間に設けられている。これによりフローティングゲート層68から制御ゲート層70が分離される。
ある実施形態の一例においては、ゲート間絶縁膜は酸化物−窒化物−酸化物(ONO)層である。
ONOからなるゲート絶縁層は、当業者に周知であり、ここには詳細に記載しない。
図1Bは、上層の二酸化シリコン層72aと下層の二酸化シリコン層72cとの間にはさまれたシリコン窒化物層72bを含んでいるONO層72を簡潔に示す図である。
メモリセル50はバルクシリコン基板上にインプリメントされているが、本発明はまた、例えばSOI技術を使用してインプリメントされてもよいことを当業者は理解するであろう。
当業者に公知のように、FET(例えばメモリセル)がダウンスケールされるにつれて、FETのチャネル長は長さにおいて減少し、このFETは、短チャネル効果(SCE)として知られている好ましくない電気的特性を呈する。
SCEは、望まれない現象であり、この現象においては、チャネル長が減少するにつれてドレイン電圧によって影響を受ける領域がゲート電極の真下を覆う領域にまで増加し、半導体基板表面の電圧を下げ、スレショルド電圧を変動(降下)させ、実際のチャネル長を減少させてしまう。
SCEは、デバイスの物理的寸法、特にFETチャネル長がスケールダウンするにつれて、より深刻になる。
この結果は、接合部におけるバンドギャップおよび拡散電位は(シリコンのような)結晶質の本来的性質(内部定数)であるという事実、およびデバイス寸法におけるさらなるリダクションでスケーリングできないという事実によるものである。
SCEが深刻になると、もはやゲート電圧によってドレイン電流を制御することができない。これは、ソースおよびドレイン間の漏れ電流を増加させることとなる、いわゆるパンチスルー現象によるものである。パンチスルー現象はこのように、例えばメモリセルの転送ゲートにおけるメモリ保持能力の低下を引き起こす。
同様にスケーリングされたデバイス同士を比較する場合、本発明の埋め込みチャネル領域52により、従来の構成よりもチャネル長を増加することができるので、SCEが減少する。
特に、本発明の埋め込みチャネル領域52は、ソース領域54とドレイン領域56との間の距離に制限されない。
より明確には、チャネル領域52はソース領域54およびドレイン領域56より下にあるので、チャネル領域52はソース領域54およびドレイン領域56の境界を越えて伸びることができる(例えば、ソース領域およびドレイン領域の下に実質的に「U」字型のチャネルを形成する)。
図3Aないし図3Gの断面図についての図2のフローチャート100は、メモリセル50を製造するための例示的な処理ステップが示している。
このプロセスは、半導体材料の層58を提供するステップから開始する(ステップ102)。
図3Aに示すように、ソース領域54およびドレイン領域56を半導体ウェーハ58中に形成する(ステップ104)。ソース領域54およびドレイン領域56を形成する一般的な方法は、ソース・ドレイン・チャネル・マスクで半導体ウェーハ58の上面領域を覆い、N+ソース領域54およびN+ドレイン領域56を提供すべく、N+ドーパントを注入することを含んでいる。ソース領域54およびドレイン領域56を活性化すべく、急速熱アニーリング(RTA)を実行することができる。
このような、ソース領域54およびドレイン領域56を形成するためのドーパントの注入および活性化のプロセスは、集積回路の製造分野におおける当業者に周知である。
Pチャネルメモリセルについて記載したが、当業者であれば、このメモリセルが単なる例示であり、Nチャネルおよび(または)Pチャネルデバイスの双方をウェーハ58上に形成することができることを認識するであろう。
図3Bに示すように、それぞれのソース領域54およびドレイン領域58の間にトレンチ59を形成する(ステップ106)。
例えば、トレンチ59に対応する領域を定義し露出させるべく、ウェーハ58の表面上に窒化シリコンマスクを形成することにより、シリコンデバイス層をエッチングする。
その後、ウェーハ58の上面に窒化シリコン層をたい積することにより窒化シリコン層を形成し、メモリセル上に窒化シリコンマスクを形成すべく、従来のフォトリソグラフィ技術を使用してこの窒化シリコンをパターン化およびエッチングする。
マスクされた後、臭化水素(Hbr)のようなエッチング化合物を用いる異方性エッチングにより、これらの領域中にトレンチ59がエッチングされる。
トレンチ領域59の底面および側壁に沿ってゲート絶縁層60を形成する(ステップ110)。図3Cに示すように、各ゲート絶縁層60は、それぞれのトレンチ領域59のトレンチ形状を維持する。
これらのゲート絶縁層は、50オングストロームから150オングストロームのオーダの厚みを有しており、例えば、二酸化シリコンを用いて形成される。ある実施形態の一例では、ゲート絶縁層の厚みは約100オングストロームである。
ゲート絶縁層60を生成するための従来技術は、SiH4またはTEOSのような化合物を使用し、二酸化シリコンを形成すべくこのような化合物を酸化させるために熱酸化を実行することを含んでいる。また、当業者に周知の他の技術を使用してもよい。
図3Dに示すように、フローティングゲート68を形成する(ステップ112)。このフローティングゲート68は、トレンチ領域59中に形成される。また、各フローティングゲート68はそれぞれのトレンチ領域59のほとんどすべてを塞いでいる。
例えば、フローティングゲートは一般的に、ゲート絶縁層の露出面上にドープされたポリシリコンの共形層をたい積することにより形成される。
ドープされたポリシリコン層は一般的に、従来の化学蒸着法(CVD)またはプラズマCVD(plasma enhanced chemical vapor deposition)またはこれらに類するものを使用して形成される。
フローティングゲート層59はその後、ウェーハ58の表面から選択的に除去される。
図3Eに示すように、ゲート間絶縁膜72を形成する(ステップ114)。上述したように、ゲート間絶縁膜72は、ある実施形態の一例においてはONO層であり、二酸化シリコンの下層フィルム72c、窒化シリコンの中層フィルム72b、および二酸化シリコンの上層フィルム72aのような、複数の多くのフィルムを含んでいる。
ONO層72は、従来のたい積技術を使用して、フローティングゲート68上に形成される。例えば、シリコン窒化物層77bは、約40〜80オングストロームの厚みに形成される。例えば、上層の二酸化シリコン層が約30〜70オングストロームの厚みに形成されている一方、下層の二酸化シリコン層72cが約30〜70オングストロームの厚みに形成される。
従来認識されるように、ONO層72は、フローティングゲート層68上に第1二酸化シリコンフィルムを形成し、この二酸化シリコン上に窒化シリコンのフィルムをたい積し、その後、この窒化シリコンのフィルム上に第2二酸化シリコンフィルムをたい積することを含んだ3つの段階プロセスによって形成することができる。
図3Fに示すように、制御ゲート層70を形成する(ステップ116)。
制御ゲート層70の形成は、当業者に公知のように、低圧化学蒸着法を使用して、ゲート間絶縁膜72の表面にポリシリコン材料層をたい積するステップを含む。
図3Gに示すように、ゲートスタック74を形成する(ステップ118)。
所望の位置にゲートスタック74を形成すべく、例えば周知のフォトリソグラフィおよび選択エッチング方法によって制御ゲート層70およびゲート間絶縁膜72を選択的に除去する。
適したエッチング方法の一例は、適切なエッチャントを使用したリアクティブイオンエッチング(RIE)である。ステップ118において、当該技術分野において知られている種々様々な他の適切なゲート構造を形成することができることが認識されるであろう。
ゲート70の生成により、チャネル領域52が定義される。このチャネル領域52は、例えば図3Gに示すように、メモリセル50のドレイン領域56およびソース領域54の下に形成される。チャネル領域52は、ゲート70の仕事関数によって制御される。
図示しないが、最後の処理ステップを実行する(ステップ120)。例えば、メモリセル50に対する電気的接続を確立する電極コンタクトを形成する。
メモリセル50は、制御ゲート70に対する電気的接続を確立すべく、ゲート電極コンタクトを形成することができる。必要な場合、ソースおよびドレインコンタクトもまた提供することができる。
キャップ(または不動態化)層、ビア、コンダクタライン、およびウェーハ58上に形成されたデバイスを相互に接続する他の適切なコンポーネントのような他のコンポーネントもまた提供することができる。
上述した実施形態は、半導体基板内の埋め込みチャネル領域を有するメモリセルを中心に説明した。
より詳しくは、本実施形態は、ソース領域およびドレイン領域の下に形成される埋め込みチャネル領域を利用するメモリセルを実装する。
この埋め込みチャネルは、従来のチャネルデザインを実装する同様にスケーリングされたデバイスと比較した場合、より長いチャネル領域を有するものとすることができるので、SCEを減少させる。
このようなメモリセル50は、制御ゲート70に正電圧(約20ボルト)を印加し、ソース領域54を接地し、ドレイン領域56をソース領域54よりも高い所定の電位に接続することによって、プログラムされる。
その結果、ゲート絶縁層60にかかる強電界によって「ファウラー・ノルドハイム・トンネリング」と呼ばれる現象が生じる。
このプロセスの間、コアのセルの埋め込みチャネル領域52内の電子がゲート絶縁層をトンネリングして通りぬけてフローティングゲート68に入り、フローティングゲート内に捕獲される。これは、フローティングゲートがゲート間絶縁膜72とゲート絶縁層60とに囲まれているからである。
あるいは、正電圧をドレイン領域56に印加し、ソース領域54を接地する。
したがって、横方向の電界(lateral filed)は、ソース領域からドレイン領域への電子を加速するように形成される。
これらの電子がドレイン領域に近づき、チャネルホットエレクトロンになるにつれて、これらの電子はエネルギーを得る。
一方、正電圧(約7〜10ボルト)を制御ゲート70に印加すると、垂直方向の電界は、酸化シリコンのバリアを超えてフローティングゲート68に飛ぶように、ドレイン領域56近辺のホットエレクトロンを引きつけるように形成される。
捕獲された電子に起因して、セルのスレショルド電圧が上昇する。捕獲された電子によるセルのスレショルド電圧(よって、チャネルのコンダクタンス)の変化こそが、セルのプログラムを可能にしているものである。
メモリセル50を消去するためには、正電圧(8〜10ボルト)をソース領域54に印加し、制御ゲート70を負電位(−10〜−8ボルト)に保持する一方、ドレイン領域56をフローティングしておいてよい。
このような条件下において、フローティングゲート68とソース領域54の間のゲート絶縁層60に電界がかかる。
フローティングゲートに捕獲されている電子は、ソース領域(またはチャネル領域)を被覆しているフローティングゲートの部分に向かって流れ、集積し、ゲート絶縁層を通ったファウラー・ノルドハイム・トンネリングの方法によって、フローティングゲートからソース領域に引き抜かれる。
電子がフローティングゲートから取り除かれると、セルは消去される。
メモリセル50を読み出す従来技術は、読み出し電圧を制御ゲート70に印加し(3〜5ボルト)するとともにドレイン領域56に印加し(0.1〜1ボルト、一般的には0.5ボルト)、ソース領域54を接地する。
これはプログラミングの方法と似ているが、読み込みの間にはプログラミングの間より低いレベルの電圧が印加される点で相違する。
フローティングゲートが導電性であるので、捕獲された電荷は、フローティングコンダクタ全体にわたり、均等に分散する。
よって、プログラムされたデバイスにおいては、スレショルド値はチャネル全体において高い。また、読み込みプロセスは対称になる。
このことは、ドレインに電圧が印加されていても印加されていなくても、ソースが接地されていてもいなくても変わらない。
図4Aは、本発明の他の実施形態によるメモリセル150を示している。メモリセル150はシリコン−酸化物−窒化物−酸化物(SONOS)デバイスであり、N型導電ソース領域154およびN型導電ドレイン領域156の下に配置された、軽くドープされた、P型導電性チャネル領域152を含んでいる。
ソース領域154およびドレイン領域156は、ウェーハ158の表面から埋め込みチャネル領域152まで広がる。
トレンチ領域159は、埋め込みチャネル領域152上、およびソース領域154とドレイン領域156との間の基板中に形成される。
ゲート絶縁層160は、トレンチ領域159の底部および側壁に沿って形成される。したがってゲート絶縁層160は、例えば図4Aに示すように、トレンチ領域159の「トレンチ形状」を維持する。
このゲート絶縁層160は、例えば100オングストロームから300オングストロームのオーダの厚みを有している。
図4Bに示すように、ゲート絶縁層160は、2つの絶縁層160a、160c、および電荷捕獲(charge trapping)層160bを含んでいる。
ある実施形態の一例においては、ゲート絶縁層160はONO層である。
ゲート絶縁層160は、絶縁層160a、160cが電荷捕獲層160bを絶縁し、ゲート絶縁層160の上側および下側の双方を絶縁するように、トレンチ領域159中に形成される。
例えば、トレンチ領域159の下面159aに沿って、各層160a、160b、160cは実質的に下面159aに平行である。ゲート絶縁層160がトレンチ領域159の側壁159bに沿って形成されるので、各層160a、160b、160cは、側壁159bと実質的に平行である。
ソース接合部164およびドレイン接合部166においては、各層160a、160b、160cはウェーハ158の上面と実質的に平行に形成される。
さらに、電荷捕獲層160bがソース領域154およびドレイン領域156と接続しないようにするために、ゲート絶縁層160はメモリセル150のドレイン領域156およびソース領域154上に広がる。
例えばポリシリコン制御ゲート層のような制御ゲート層170が、ゲート絶縁層160上に配置される。
制御ゲート層170は、ソース領域154およびドレイン領域156の間のゲート絶縁層160によって形成されたトレンチ領域159内およびその上に存在する。
メモリセル150はバルクシリコン基板上にインプリメントされているが、本発明はまた、例えばSOI技術を使用してインプリメントされてもよいことを当業者は理解するであろう。
上述したように、FET(例えばメモリセル)がダウンスケールされるにつれて、FETのチャネル長は長さにおいて減少し、このFETは、短チャネル効果(SCE)として知られている好ましくない電気的特性を呈する。
同様にスケーリングされたデバイス同士を比較する場合、本発明の埋め込みチャネル領域152により、従来の構成よりもチャネル長を増加することができるので、SCEが減少する。
特に、本発明の埋め込みチャネル領域152は、ソース領域154とドレイン領域156との間の距離に制限されていない。
より明確には、埋め込みチャネル領域152はソース領域154およびドレイン領域156より下にあるので、チャネル領域152はソース領域154およびドレイン領域156の境界を越えて伸びることができ、「U」字型チャネルを形成することができる。このように、同様にスケーリングされた従来の構成よりも、より長いチャネルが生成される。
図6Aないし図6Eの断面図についての図5のフローチャート200は、メモリセル150を製造するための例示的な処理ステップが示している。
このプロセスは、半導体材料の層158を提供するステップから開始する(ステップ202)。
図6Aに示すように、ソース領域154およびドレイン領域156を半導体ウェーハ158中に形成する(ステップ204)。ソース領域154およびドレイン領域156を形成する一般的な方法は、ソース・ドレイン・チャネル・マスクで半導体ウェーハ158の上面領域を覆い、N+ソース領域154およびN+ドレイン領域156を提供すべく、N+ドーパントを注入することを含んでいる。ソース領域154およびドレイン領域156を活性化すべく、急速熱アニーリング(RTA)を実行することができる。
このような、ソース領域154およびドレイン領域156を形成するためのドーパントの注入および活性化のプロセスは、集積回路の製造分野におおける当業者に周知である。
Pチャネルメモリセルについて記載したが、当業者であれば、このメモリセルが単なる例示であり、Nチャネルおよび(または)Pチャネルデバイスの双方をウェーハ58上に形成することができることを認識するであろう。
図6Bに示すように、それぞれのソース領域154およびドレイン領域158の間にトレンチ領域159を形成する(ステップ206)。
例えば、トレンチ領域159に対応する領域を定義し露出させるべく、ウェーハ158の表面上に窒化シリコンマスクを形成することにより、シリコンデバイス層をエッチングする。
その後、ウェーハ158の上面に窒化シリコン層をたい積することにより窒化シリコン層を形成し、メモリセル上に窒化シリコンマスクを形成すべく、従来のフォトリソグラフィ技術を使用してこの窒化シリコンをパターン化およびエッチングする。
マスクされた後、臭化水素(Hbr)のようなエッチング化合物を用いる異方性エッチングにより、これらの領域中にトレンチ159がエッチングされる。
ゲート絶縁層160を形成する(ステップ210)。
図6Cに示すように、ゲート絶縁層160は、トレンチ領159の形状に一致するように形成される。
さらにこのゲート絶縁層は、ソース領域およびドレイン領域156上に形成され得る。
ある実施形態の一例においては、このゲート絶縁層はONO層160を使用して形成される。
このONO層160は、従来のたい積技術を使用して、約100〜300オングストロームの厚みに形成される。シリコン窒化物層160bは、約40〜100オングストロームの厚みに形成される。
例えば、上層の二酸化シリコン層160aが約40〜100オングストロームの厚みに形成されている一方、下層の二酸化シリコン層160cが約30〜100オングストロームの厚みに形成される。
従来認識されているように、ONO層160は、第1二酸化シリコンフィルムを形成し、この二酸化シリコン上に窒化シリコンのフィルムをたい積し、その後、この窒化シリコンのフィルム上に第2二酸化シリコンフィルムをたい積することを含んだ3つの段階プロセスによって形成することができる。
他の実施形態においては、窒化物層上の第2酸化物は、例えばAl2O3のような高誘電率(High-k)材料と置換することができる。
ここでは、「スタンダード高誘電率材料」は、10より下の比誘電率を有する材料または材料のスタックを意味し、「高誘電率材料」は、約10以上の比誘電率を有する材料または材料のスタックを意味する。
図6Dに示すように、制御ゲート層170を形成する(ステップ212)。
制御ゲート層170は残りのトレンチ領域159のすべてを実質的に塞ぎ、ウェーハ158の表面上に広がり得る。
制御ゲート層170の形成は、当業者に周知のように、例えば低圧化学蒸着法を使用して、ゲート絶縁層160の表面にポリシリコン材料層をたい積するステップを含む。
図6Eに示すように、ゲートスタック174を形成する(ステップ214)。
所望の位置にゲートスタック174を形成すべく、例えば周知のフォトリソグラフィおよび選択エッチング方法によって制御ゲート層170およびゲート絶縁層159を選択的に除去することができる。
適したエッチング方法の一例は、適切なエッチャントを使用したリアクティブイオンエッチング(RIE)である。ステップ214において、当該技術分野において知られている種々様々な他の適切なゲート構造を形成することができることが認識されるであろう。
ゲート170の生成により、チャネル領域152が定義される。このチャネル領域152は、例えば図6Eに示すように、メモリセル150のドレイン領域156およびソース領域154の下に形成される。チャネル領域152は、ゲート170の仕事関数によって制御される。
図示しないが、最後の処理ステップを実行する(ステップ216)。例えば、メモリセル150に対する電気的接続を確立する電極コンタクトを形成する。
メモリセル150は、制御ゲート170に対する電気的接続を確立すべく、ゲート電極コンタクトを形成することができる。必要な場合、ソースおよびドレインコンタクトもまた提供することができる。
キャップ(または不動態化)層、ビア、コンダクタライン、およびウェーハ158上に形成されたデバイスを相互に接続する他の適切なコンポーネントのような他のコンポーネントもまた提供することができる。
上述した実施形態は、半導体基板内の埋め込みチャネル領域を有するメモリセルを中心に説明した。
より詳しくは、本実施形態は、ソース領域およびドレイン領域の下に形成される、埋め込みチャネル領域を利用するメモリセルを実装する。
この埋め込みチャネルは、従来のチャネルデザインを実装する、同様にスケーリングされたデバイスと比較してより長いチャネル領域を有するものとすることができるので、SCEを減少させる。
埋め込みチャネル152の長さに沿ってソース領域154(またはドレイン領域)からの電子を増進させる垂直電界および横電界を生成する電圧をゲート170に印加(7〜10ボルト)し、ドレイン領域156(またはソース領域)に印加(4〜6ボルト)することによって、メモリセル150をプログラムする。
電子がチャネルに沿って移動するにつれて、これらの電子のうちのいくつかは、底部の二酸化シリコン層160cのポテンシャルバリアを飛び越えるのに十分なエネルギーを獲得し、シリコン窒化物層160b中に捕獲されるようになる。
捕獲された電荷の領域の下のソース領域154またはドレイン領域156付近のチャネルの部分のスレショルド電圧は、より多くの電子が窒化物層160bに注入されるにつれて増加する。
メモリセル150は、ゲート170に負電位(−8〜−4ボルト)を印加すると同時にドレイン領域156に正電位(4〜8ボルト)を印加することによって消去することができる。
ドレイン領域の近くで曲げられたバンドは、その領域中およびゲートとドレイン電圧によって設立された垂直電界の下にホットホールを生成する。これらのホットホールは、酸化物バリアを飛び越え、プログラミング動作中にそこに捕獲された電子を電気的に中性化すべく、窒化物ストレージ層中に捕獲されるようになる。
メモリセル150を読み出す従来技術は、読み出し電圧を制御ゲート170に印加(3〜5ボルト)するとともにドレイン領域156に印加し(1〜2ボルト、)、ソース領域154を接地することである。
これはプログラミングの方法と似ているが、読み込みの間にはプログラミングの間より低いレベルの電圧が印加される点で相違する。
電荷捕獲層が非導電性であるので、捕獲された電荷は、ドレイン領域またはソース領域の近くに集中する。よって、1つのセルに2ビットを格納することができる。
プログラムされたデバイスにおいては、このようにスレショルド値はソース領域またはドレイン領域のいずれかにおいて高い。
ドレイン領域またはソース領域の一方に適切な読み出し電圧を印加することによって、2つのビットはそれぞれ読み出すことができる。
本発明の特定の実施形態が詳細に記載したが、本発明はこの範囲に制限されず、すべての変更例、変形例、および添付した請求項の趣旨および用語内の等価物をすべて含んでいることが理解される。
本発明の実施形態による埋め込みチャネルを有するメモリセル(フローティングゲート型)の断面図。 図1Aに示される実施形態によるゲート間絶縁膜の酸化物−窒化物−酸化物(ONO)層を示す断面図。 図1Aに示される実施形態によるメモリセルの製造における例示的な処理ステップを示すフローチャート。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図1Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 本発明の他の実施形態による埋め込みチャネルを有するメモリセル(ミラービット型)の断面図。 図4Aに示される実施形態によるゲート絶縁層の酸化物−窒化物−酸化物(ONO)層を示す断面図。 図4Aに示される実施形態によるメモリセルの製造における例示的な処理ステップを示すフローチャート。 図4Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図4Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図4Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図4Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。 図4Aに示される実施形態によるメモリセルの製造における1ステップを示す断面図。

Claims (13)

  1. その表面に形成された少なくとも1つのトレンチ(59)を有する半導体基板(58)と、
    各トレンチの底部において前記半導体基板中に形成される、第1導電型の半導体の埋め込みチャネル領域(52)と、
    各トレンチの両側上の半導体基板中に形成される、共に第2導電型の半導体のソース領域(54)およびドレイン領域(56)と、
    前記半導体基板上に形成されるとともに、前記トレンチの前記底部および側壁に沿って形成されるゲート絶縁層(60)と、
    前記埋め込みチャネル領域上の前記ゲート絶縁層の上に形成される、制御ゲート層(70)と、
    を含む、メモリセル。
  2. 前記ソース領域および前記ドレイン領域は、前記埋め込みチャネル領域上にある、請求項1記載のメモリセル。
  3. 前記ゲート絶縁層の上面および前記ゲート絶縁層の底面の間の前記ゲート絶縁層の厚みは、100〜300オングストロームである、請求項1記載のメモリセル。
  4. 前記メモリセルは、シリコン−酸化物−窒化物−酸化物−シリコン(SONOS)デバイスである、請求項1記載のメモリセル。
  5. 前記ゲート絶縁層は、酸化物−窒化物−酸化物(ONO)層である、請求項4記載のメモリセル。
  6. 前記トレンチ領域内の複数の側壁領域および下面領域から前記窒化物層を絶縁するように、前記ONO層は、前記トレンチ領域中に形成される、請求項5記載のメモリセル。
  7. 前記ゲート絶縁層は、前記ソース領域および前記ドレイン領域上に広がる、請求項1記載のメモリセル。
  8. 前記トレンチ領域中および前記ゲート絶縁層上に形成される、前記ソース領域および前記ドレイン領域の間に位置するフローティングゲート層(68)と、
    前記フローティングゲート層および前記制御ゲート層の間に配置されるゲート間絶縁膜(72)と、をさらに含む、請求項1記載のメモリセル。
  9. 前記ゲート絶縁層の上面および前記ゲート絶縁層の底面の間の前記ゲート絶縁層の厚みは、50〜150オングストロームである、請求項8記載のメモリセル。
  10. 前記ゲート間絶縁膜は、酸化物−窒化物−酸化物(ONO)層である、請求項8記載のメモリセル。
  11. 半導体基板(58)中に少なくとも1つのトレンチ(59)を形成するステップと、
    各トレンチの底部における前記半導体基板中に、第1導電型の半導体の埋め込みチャネル領域(52)を形成するステップと、
    各トレンチの両側上の前記半導体基板中に、共に第2導電型の半導体のソース領域(54)およびドレイン領域(56)を形成するステップと、
    前記半導体基板上に、前記トレンチの前記底部および側壁に沿ってゲート絶縁層(60)を形成するステップと、
    前記埋め込みチャネル領域上の前記ゲート絶縁層の上に、制御ゲート層(70)を形成するステップと、
    を含む、メモリセルの製造方法。
  12. 前記ソース領域およびドレイン領域を形成するステップは、前記埋め込みチャネル領域上に前記ソース領域およびドレイン領域を形成するステップを含む、請求項11記載の方法。
  13. 前記ゲート絶縁層の前記トレンチ領域中に、前記ソース領域および前記ドレイン領域の間に位置するフローティングゲート層(68)を形成するステップと、
    前記フローティングゲート層および前記制御ゲート層の間にゲート間絶縁膜(72)を形成するステップと、をさらに含む、請求項11記載の方法。
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